IBM在ASIC设计中的电源网络噪声分析
1前言
IBM在芯片设计方面有着独特并且有效的方式，在其开展的ASIC业务中，不仅提供客户高可靠性的定制化设计方案，而且拥有科学的分析能力，即便现代的芯片开发周期不断缩减，我们还是保持着严谨的作风，提供给每一个客户高质量的产品。
本文将侧重于高速信号传输领域，介绍IBM对于PowerNoise分析的一些基本思路。众所周知，目前的窜行通讯接口一般都工作在10GBps上下，对于发送/接受，时钟频率控制单元有着极其严苛的电气要求,随之而来的就是更近一步的对芯片资源规划(FloorPlan)的要求。这些由电气要求转化而来的物理约束，因各种器件而不同，往往在空间资源比较紧张的项目中互相抵触，令普通开发者进退两难。对客户不利的是，往往会有很多供应商仓促上阵，最终导致产品瑕疵，或者反复设计，验证，延误了宝贵的上市时机。
IBM的确在这方面也遇到了同样的问题，一边是紧迫的交期，一边是如何做出准确的Noise分析，特别是如何全面地进行仿真。对于后者，基于IBM强大的计算机集群，我们很早就可以让每个ASIC项目对所有Net的供电系统，进行逐个验证，而不是抽样分析。但合理的模型，合理的分析方法，的确是我们过去一段时间一直在研究的课题。以下的内容就会对这一部分，进行深入的探讨。
2电源网络的模型及噪声的基本概念
在ASIC的设计过程中，电源网络的噪声分析是其中非常重要的环节，本节将重点介绍电源网络的模型及电源网络噪声的基本概念。
2.1IBM芯片的电源网格
IBM的供电网格，如图1,2所示，大致上均保持着正交的排列方式，对于大部分应用模块不需定制。我们可以按不同的芯片尺寸，比较方便的得到它的通用模型。
图13D模型和powerbus格点模型
图2设计图
2.2IBM芯片的封装模型
封装模型的主要特点集中在层叠结构和Substrate设计上，如图3，4。因为我们对每种Substrate的设计做了严格的限定，如布线风格，TraceWidth(W),CopperThickness(T),层间厚度（H），Power/Signal层别，所以无论芯片功能差异如何，我们都可以得到一个可靠的经验值来反映封装特性，比如阻抗的经验值，我们设定为50欧姆。
图3
图4
2.3电源网络的总体模型
图5是从板级电源一直到芯片级的完整的电源网络示意图。在这个电路模型中，板级的供电电源被看作是理想电压源，板级走线，封装及芯片上的电源网格均由电阻，电容，电感组成的电路来模拟，芯片上的IP及IO由电流源模拟。
其中板级部分产生低频噪声，封装部分产生中频噪声，芯片级则产生高频噪声。
图5电源网络电路模型
2.4电源网络噪声的概念
当芯片上的信号开始跳变时，如由0到1，电源网络的阶跃响应会如图6所示。最低电压值由芯片上的静态电容值与翻转电容值的比例决定，跳变后的谐振则为典型的LC谐振，静态电压降则是平均功率的体现，由网络中的寄生电阻导致。稳态的交流响应与工作频率相关，其波动的电压值随着工作频率的增加而减小。
图6电源网络阶跃响应
3IBM芯片的电源网络噪声分析
3.1噪声分析的流程
图7为电源瞬态噪声分析的基本流程，列述了各主要阶段的工作重点。
图7噪声分析流程
对于ASIC,抑制噪声有两种主要的方法：合理布局，以及增加去耦电容。
1.对于合理布局，有很多需要遵守的规则，除了IBM应用文档中的基本方法，也要注意不同电路的噪声要求。一般需要考虑到的因素有：噪声源，受害源和翻转率。如图8，对于SRAM阵列，虽然供电网络是相对均匀的结构，但由于等效电阻,背景电容不同，同一个IP在整个芯片摆放的位置不同也会产生不同的噪声。
2.对于增加去耦电容，工具可以自动根据电路的种类，负载，工作频率，确定的去耦电容数目以及摆放位置，也可以手动，根据噪声目标，以一定算法用递归的方式确定去耦电容数量。以SRAM群为例，将会根据其工作频率，翻转率，以及端口所在的位置分配去耦电容。
这种方法的缺点是过多的去藕电容会导致芯片内布线困难。
图8布局示意图
供电网路噪声分析不仅包含工具分析的过程，也包含着前期的预防。在预防过程中，除了工程师自身的经验，IBM也应用了审查表格这一形式，集成了诸多经验和注意事项，进一步确保设计的顺利进行，如PINT和NTFR。
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