2021 年 11 月 3 日，由 ASPENCORE 主办的“2021 全球高科技领袖论坛 - 全球 CEO 峰会&全球分销与供应链领袖峰会”于深圳举行。Cadence 公司全球副总裁、亚太及日本总裁石丰瑜（Michael Shih）先生受邀在本次峰会上为我们带来了题为《持续推进摩尔时代的 IC 设计艺术》的重磅演讲。在演讲中 Michael Shih 先生与我们分享了在摩尔时代不断变化的背景下，IC 设计面临的机遇和挑战。

改变世界的摩尔定律

Michael Shih 先生在演讲中表示，我们的生活正在不断地发生着革命性变化，20 万年前和 200 万年前的人类对比，人类拥有了智慧；2 万年前和 20 万年前的人类对比，有了部落和一些简单的艺术；2000 年前和 2 万年前的人类对比产生了农业、深层次、多维度的文化传承；时间跨越到 200 年前，工业革命和电力的出现，对人们的生产生活更是有了里程碑式的变革；把时间推进到 20 年前，我们逐步进入智能时代。当前时代的发展超乎我们的想象，这个世界将会变成什么样？

1965 年 Gordon Moore 提出摩尔定律，这对当时以及后续的集成电路发展有着十分关键的作用。严格地讲，摩尔定律不是一个物理定律，而是一个观察以后的结果，随后从结果演变成一个预测，到现在我们每个人都在讨论摩尔定律。并且从 1965 年到 2016 年如果粗略地计算，一个芯片上的晶体管数量增长了 170 亿倍，产生的量级变化直接体现在我们日常的应用上面。

摩尔定律放缓的原因以及后续的挑战

对于摩尔定律的放缓，Michael Shih 先生有着自己的独到见解。他表示：近几年我们脑海里都有一个问题，“摩尔定律是不是要停止了或者我们已经没办法跟上它的变化趋势了？”从数据上可以看到摩尔定律的发展的确越来越难。我们生产一个芯片，必然要考虑芯片的大小。那结合图中代表 Server 级别 GPU 的红点和 Server 级别 CPU 的蓝点，我们可以看到在过去芯片的大小距光罩的极限还有较远的距离，但是伴随近几年的发展已经有慢慢要突破光罩极限的趋势。

关于摩尔定律的放缓，Michael Shih 先生指出：芯片越做越小，塞的晶体管越来越多，遇到的问题越来越多。在不断尝试解决问题的过程中，我们会遇到各式各样的问题，但是令人欣慰的是这些问题目前都得到了很好的解决。但与此同时成本问题凸显出来，从图中可以看到从 60nm 到 20nm，每一个工艺节点的晶体管成本都在下降，但是在到达 20nm 后无论是从制程的角度还是 EDA 编程的角度，每一个工艺的晶体管成本都开始上升。对应成本增加之后，我们要面临的是有多少企业会去选择这种制程工艺。

其中在 1990 年之前半导体几乎服务于 To B 市场，在 90 年代之后开始 To C 应用，随后在 2016 年 To B 和 To C 都出现了，这时还出现了云计算。于是对于半导体的需求急剧增加，目前整个半导体行业都在享受这一波红利，并且预计在 2030 年收益会翻番，同时也不再局限于 To B 或是 To C，迎接我们的可能是万物互联。出于人们对于美好生活的向往和需求会持续地增长，“摩尔定律”的生命也会延续下去。

Michael Shih 先生表示，“摩尔定律的延续主要依靠光刻、新的材料或者比较梦幻的构架。在目前摩尔定律举步维艰的背景下，芯片设计厂商、EDA 公司、晶圆厂必须紧密合作，从中萃取价值、减少冗余，将摩尔定律再往前推进一、两代。”

EDA 工具给摩尔定律带来更多选择

Michael Shih 先生说，摩尔定律带来的复杂度与成本压力是极具挑战的。首当其冲的是制造周期越来越长，设计效率越来越差。其次是对于半导体行业人才的培养，一代的人才培养需要时间和金钱。再者，相比 90 年代单一的晶体管的自身功耗，其他的功耗都不是问题。然而目前 CPU 的功耗就占据 49%。除此以外在 CPU 和 GPU 里面都有一个名为 Glitch Power 的新功耗问题。再者功耗的计算需要前置到 RTL 之前，以减少后续的一连串问题。Cadence 目前针对这一现象正在进行研发，预计在未来几个月会有一个方案帮助更多的客户去解决问题。

利用工具替代人，从原来的一人一套变为一人三套工具，利用合理的流程和方法论去做到资源利用最大化。Cadence 可以帮助你选择正确的方法，采用正确的流程。

演讲的最后，Michael Shih 先生指出，Integrity 3D-IC 平台让客户可以简化多个小芯片的设计规划、实现和 3D 硅堆叠的分析，同时还可以优化工程生产率以及功耗、性能和面积（PPA）。此外，该平台具有与 Cadence Allegro 封装技术和 Cadence Virtuso 定制 IC 平台集成的协同设计能力，能够实现完整的 3D 集成和封装支持。