中国上海，2023 年 5 月 9 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，Cadence 数字和定制/模拟设计流程已通过 TSMC N3E 和 N2 先进工艺的设计规则手册（DRM）认证。两家公司还发布了相应的 N3E 和 N2 制程设计套件（PDK），以加快在上述节点的移动、人工智能和超大规模计算的 IC 设计创新。客户已开始积极使用这些新的工艺节点和经过认证的 Cadence® 流程来实现功率、性能和面积（PPA）目标，简化模拟迁移过程，并缩短上市时间。

N3E 和 N2 工艺的数字全流程认证

Cadence 和 TSMC 紧密合作，确保其完整的 RTL-to-GDS 流程符合 TSMC 的 N3E 和 N2 节点要求，其中包括 Innovus™ Implementation System、Quantus™ Extraction Solution 和 Quantus Field Solver、Tempus™ Timing Signoff Solution 和 ECO Option、Pegasus™ Verification System、Liberate™ Characterization Portfolio、Voltus™ IC Power Integrity Solution 以及 Voltus-Fi Custom Power Integrity Solution。Genus™ Synthesis Solution 结合预测性质的 iSpatial 技术也支持最新的 N3E 和 N2 技术。

完整的 Cadence 数字实现和签核流程支持一系列新的设计特征，包括为了在 N3E 节点上实现最佳 PPA 结果，从综合到签核工程变更命令（ECO）都可以使用原生的混合单元行优化技术；以及对单元引脚对齐和连接的支持。该流程可供客户快速采用，以便他们体验最新的 TSMC N3E 和 N2 工艺技术所带来的优势。

N3E 和 N2 定制/模拟流程认证

Cadence Virtuoso® Studio，包括 Virtuoso Schematic Editor、Virtuoso ADE Suite 和 Virtuoso Layout Suite，以及 Spectre® Simulation Platform，包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS) 和 Spectre RF Option，这些产品在管理工艺角仿真、统计分析、设计中心化和电路优化上均做了改进。最新的 Virtuoso ADE Suite 架构能够在现代计算集群或公有云/私有云中并行运行多达数千个仿真点，从而帮助用户优化设计。

Virtuoso Layout Suite 包含多项创新，旨在提供更高效的 IC layout，以提供更好的性能和扩展性；基于网格的结构化器件摆放方法，在布局、布线、填充和 dummy 的插入上具有互动式的助理功能；一个新的器件级自动布线工具，旨在解决先进制程节点上的挑战；在 TSMC 先进制程节点上跨节点移植定制设计和 layout，具有增强的模拟迁移和 layout 重用功能；集成的寄生参数提取和 EM-IR 检查；以及结合 Pegasus Verification Solution，进行集成式签核级别的物理验证能力。

“我们的客户能够使用已通过最先进的 N3E 和 N2 工艺认证的设计工具，这至关重要。他们可以享受最新工艺革新带来的显著功耗和性能提升。”TSMC 设计基础设施管理部主管 Dan Kochpatcharin 表示，“通过与 Cadence 的持续合作，我们一直在寻找新的方法，来为客户提供价值。这些客户每日都在努力将下一代芯片创新带入生活。”

“Cadence 和 TSMC 都致力于推动技术进步，塑造电子设计的未来，助力工程师们实现 PPA 和生产力目标，”Cadence 公司资深副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示，“随着芯片需求持续增长，创新的步伐也必须跟上。我们非常有信心，使用我们的数字和定制/模拟设计流程，加上 TSMC 的 N3E 和 N2 技术，客户一定能够实现设计成功。”

Cadence 的数字和定制/模拟设计流程支持 Cadence 的智能系统设计（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）的卓越设计。

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