@准开发者,用第一视角打开新思科技命题,决战创“芯”大赛

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虽迟但到!第五届中国研究生创“芯”大赛新思科技命题发布啦!

中国研究生创“芯”大赛作为中国研究生创新实践系列赛事之一,是由教育部学位管理与研究生教育司指导,中国学位与研究生教育学会、中国科协青少年科技中心主办的集成电路设计领域的顶级赛事。新思科技自2018年首届大赛举办至今,多年积极参与这一专注于培养中国本土集成电路设计后备力量的活动,持续为发掘IC产业生力军献智献力。今年,新思科技更携全新工程类命题亮相大赛,以PPA为终极KPI。“准”开发者们,你们准备好了吗?

01 奖项设置

一等奖(1名):10000元

二等奖(3名):各5000元

02 时间节点

报名截止时间:6月20日

初赛作品提交截止时间:6月24日

决赛时间:7月29日—8月2日

03 赛题简介

在大型数字设计的实现(implementation,即综合/P&R)中,因为数据流的复杂交错、先进工艺的多重影响(寄生参数、信号串扰等)以及版图设计合理性和时钟树实现等因素的影响,设计时序报告中的违例并不一定代表着设计里最有挑战的设计瓶颈。在超高速CPU核的实现过程中,最后阶段的关键路径收敛都需要经历一段时间的艰辛细调(一般我们称为timing ECO)。ECO前期阶段的一般违例可以借助EDA工具进行自动化修复,后期遗留一般是工具自动化很难处理的复杂情况。此时工程师一般按照过往经验做细节的时序分析,然后运用多种技巧多次迭优化的方式达成时序收敛。

本赛题希望可以通过一种比较系统的时序分析办法,在刨除物理设计的影响下追踪并诊断出设计的时序瓶颈。此分析的结论可以在设计实现早期或timing ECO阶段提供加速设计收敛的指引。

本赛题的数据采用了一个已做了初步物理实现(place&route)的富含数据运算特性(通常称data path design)的模块,采用的库为虚拟的32纳米的工艺库。

设计的基本信息如下:

  • 设计大小:~0.16M instance

  • 寄存器总量:~8.4K

  • 设计现时钟频率:666MHz

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责编: 爱集微
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