势不可挡的英伟达在发布炸裂全球市场的财报之后，美东时间5月24日收盘1064.690美元，市值突破2.62万亿美元，全球市值坐三望二已是一步之遥。
而这奇迹背后离不开一大功臣——台积电。
在台积电最近举办的技术论坛上，台积电资深副总经理张晓强（Kevin Zhang）发表了主题演讲，并分享了一张令人惊叹不已的图表，显示了使用台积电领先工艺节点制造的英伟达GPU 的性能飞跃。从12nm的V100到7nm的 A100、4nm的H100，再到最新的采用CoWoS 封装的N4P Blackwell，算力提高了惊人的1000倍。不得不说，这一飞速增长的曲线与Nvidia不断飙升的股价如出一辙。
台积电还预计2024年晶圆代工产值达1500亿美元，预期支持110万亿美元的全球经济，2030年晶圆代工产值达2500亿美元并支持1500万亿美元的全球经济。而台积电在技术论坛分享的重磅前沿技术，不止是为适应AI算力时代迅猛增长的应对之举，更是表明晶圆代工厂需要在工艺、封装、硅光子等领域全面出招才能承接这一“泼天的富贵”。
先进工艺持续精进 创新架构加持
在当天的技术论坛上，台积电亚太业务处长万睿洋表示，展望未来AI创新，高性能、3D芯片堆叠、封装技术日趋重要。台积电期待未来几年内实现单芯片上超过2000亿个晶体管，并通过3D封装达到超过1万亿个晶体管，这将是振奋人心的半导体技术突破。
作为实现这一目标的主力选手，台积电在代表未来的在3nm、2nm甚至A16即1.6nm工艺领域不断精进，并不断创新架构和技术加持。
自3nm量产以来，台积电已从第一代N3B进阶到第二代N3E，今年下半年将量产第三代N3P，相比前一代提高4%性能，或在相同主频下功耗降低9%。台积电表示，N3P已经完成认证，良率表现已接近N3E。
2nm节点台积电同样紧锣密鼓。张晓强指出，目前2nm进展顺利，采用Nano Sheet技术，目前转换表现已达到目标90%、转换良率超过80%，预计2025年实现技术量产。要指出的是，N2节点虽然性能、功耗和晶体管密度整体都优于N3制程，但由于N3X依然采用FinFET晶体管，在成本和性价比上或更具优势。
在2nm之后，台积电预计将在2026年量产第二代N2P和A16（1.6nm）。与第一代N2相较，N2P相同主频和晶体管数量的情况下，功耗可降低5%～10%，在相同功耗和晶体管数量的情况下，性能可提高5%～10%。
值得一提的是，台积电A16制程将搭配独家开发的背面供电BSPDN技术，让产出的芯片在相同速度下性能比2nm再高出8%～10%；在相同面积下，能耗减少15%～20%。台积电计划在2026年将A16导入量产，首颗芯片将用于高性能计算（HPC）芯片。
有专家认为，业界有多种方式实现背面供电：Imec的Buried Power Rail、Intel的PowerVia， 台积电的Super Power Rail。在这三家中技术复杂度最高的是台积电，将BSPDN连接到每个晶体管的源极和漏极，在面积缩放层面更为有效，可极大限度地提高性能和功率效率，但生产更为复杂，成本将是一大挑战。
除此之外，台积电还成功在实验室集成P-FET和N-FET两种不同形态晶体管，做出CFET架构的芯片，这是2nm采用Nano Sheet架构创新后的下一代全新晶体管架构创新。张晓强指出，这是半导体未来发展奠定基础的重要里程碑，CFET预计将导入先进制程以及下世代先进制程，台积电研发部门仍寻求集成更多晶体管的新材料和创新架构，如Ws2或WoS2等无机纳米管或纳米碳管，意味着台积电未来将CFET导入更先进埃米级制程外，也会持续推动更先进晶体管架构创新，实现让单一逻辑芯片容纳超2000亿颗晶体管的目标。
先进封装全面开花 系统整合提速
在先进封装领域，台积电也火力全开，向“系统级整合”（System on Wafer，SoW）和3D IC即SoIC全面发力。
SoW采用台积电2.5D的集成型扇出InFO和CoWoS（Chip-on-Wafer-on-Substrate）封装技术，在晶圆级将多个逻辑裸晶和HBM整合。台积电希望不只是Chip Level，而是通过System level提升性能、速度等。首款SoW产品采用以逻辑芯片为主的InFO技术，CoWoS SoW堆栈版本预计两年量产。
目前单一芯片的尺寸受限于光罩尺寸极限，而台积电SoW有备而来，着力解决光罩尺寸极限和良率问题。据介绍，台积电推出了几种不同的InFO技术以满足不同应用的需求，包括InFO-PoP、InFO-oS、InFO-LSI等。CoWoS则包括CoWoS-S、CoWoS-L 和CoWoS-R，主要是根据中介层材质不同，成本也不同。
特斯拉超级计算机自制芯片Dojo将成为采用InFO技术的首款SoW产品，将提供高速运算定制化需求，且不需要额外PCB载板，就能将相关芯片集成散热模块，加速生产流程。2026年即将推出的CoWoS-L先进封装，计划采用光罩尺寸达5.5倍，可采用12个HBM内存堆栈，以及容纳更大基板，其基板尺寸达100×100mm。而且，台积电计划到2027年推出8倍光罩尺寸的CoWoS先进封装，支持更大的120mm x 120mm基板，算力将提高40倍，为市场树立新的技术门槛。
此外，台积电也在积极推动下一代3D IC即SoIC封装方案落地投产。相较2.5D封装方案，SoIC的凸块密度更高，传输速度更快、功耗更低。
张晓强介绍，SoIC平台用于3D硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless）两种堆叠方案。SoIC-P是微凸块堆叠解决方案，适用讲求成本效益的移动应用等。SoIC-X解决方式采用混合键合，适合HPC、AI 领域，此解决方案好处是接点间距可做到几微米（µm），增加两个芯片间的互联接口，使互联密度达到新的层级。
目前台积电混合键合的键合间距密度目前可做到6微米，未来可达2~3微米。同时微凸块技术目前已达30几个微米，未来目标是降到十几个微米。台积电透露，客户对于SoIC-X技术需求逐渐增加，预计到2026年底将有30个客户的设计方案。
在SoW与SoIC实现大幅跃迁之际，强强联手的效果也在显现。CoWoS技术通过将先进的SoIC与HBM进行整合，可满足市场AI 芯片的严苛要求。目前第一个采用SoIC-X和CoWoS技术即AMD的MI300A / MI300 X。台积电和英伟达合作推出的Blackwell AI加速器，采用CoWoS-L技术，为2个采用5nm程的SoC和8个HBM堆叠整合在一个模组。
一直着力与市场需求同频的台积电，已意识到在AI浪潮中硅光子对于快速可靠的数据传输与降低AI功耗的重要性，台积电亦在加速硅光子布局。
对此张晓强提到，台积电正在研发COUPE（紧凑型通用光子引擎），采用系统整合芯片（SolC X）技术，以在提供强大的互联密度的同时实现低功耗。台积电将在2025年启用可插拔的紧凑型通用光子引擎（COUPE)，并将于2026年整合在CoWoS的载板上，降低2倍功耗和10倍信号延迟。此外，台积电也打算将COUPE 整合进CoWoS 中介层中，进而将功耗再降低5倍、延迟再降低2倍。
布局国际化 全球扩建产能
由于AI和HPC需求旺盛，台积电目前也在积极扩张先进制程和先进封装产能。据介绍，台积电自2022年到2023年新建了五座工厂，今年在建有七座工厂，其中三个是晶圆厂、两个是封装厂，还有两个海外晶圆厂，今年台积电先进制程占67%
在代工方面，在我国台湾新建的新竹Fab 20和高雄Fab 22均为2nm晶圆厂，目前已开始装机，预计2025年量产。
海外扩产也是台积电走向国际化的重要棋子。从全球来看，台积电在美国亚利桑那州计划投资650亿美元兴建三座尖端制程晶圆厂。其中，第一座晶圆厂已经开始装机，预计明年量产4nm；2022年底动工的第二座晶圆厂，预计2028年量产3nm；第三座晶圆厂还在规划中，预计2030年之前进入量产。在日本熊本，台积电计划建设两座晶圆厂，熊本第一座晶圆厂2022年4月动工，预计今年第四季度量产22/28nm和12/16nm制程；熊本二厂预计2027年量产6/7nm制程。在德国台积电将建16nm晶圆厂，预计今年第四季度动工，2027年量产。
围绕先进封装，台积电也在加速扩大CoWoS和SoIC产能。台积电台中AP5厂负责量产CoWoS，今年准备量产；嘉义AP7厂今年兴建、2026年量产，负责量产SoIC和CoWoS。根据规划，到2026年，CoWoS生产线的年复合增长率将超过60%，到年底产能将是2023年的4倍。SoIC产能将比2023年增长8倍，年复合增长率高达100%。
台积电认为，AI需求强劲，预期AI芯片需求年成长2.5倍。为此在着力提升产能，并预计今年台积电的3nm产能将比去年增加3倍以上，但台积电也直言，这仍难以满足客户需求，还需加快扩建。
有专家预计，AI GPU在台积电2024年总营收约11%~13%，将超过100亿美元。在未来3年， AI GPU将以35%~40%的年复合成长率增加，2027年将占台积电营收超过20%，达250亿美元以上。
在先进封装层面，饶是不断扩建，旗下CoWoS先进封装产能或仍供不应求。集邦咨询指出，预计2024年台积电CoWoS月产能将达到4万片，明年年底进一步实现翻倍。不过随着英伟达B100、B200芯片推出，单片硅中介层面积增大，使得产能数量减少，CoWoS产能仍供不应求。
多管齐下，台积电拉开了其大胆路线图的帷幕，在先进工艺、三维封装和开拓性的新型晶体管架构（如 CFET）、国际化布局层面勾勒了宏伟蓝图，这让英伟达、AMD等心花怒放，让竞争对手难免羡慕嫉妒，也为台积电在AI浪潮中流击水注入澎湃动力。
全面战役 三强争霸谁主沉浮
台积电在大展宏图之际，一直在较劲的三星和英特尔也同样磨刀霍霍，向先进工艺和先进封装发起冲锋。
如果说3nm台积电已经稳坐铁王座，那么2nm无疑是代工三强争霸的新战场。
三星除在进行3nm GAA工艺大规模量产之外，也在同步研发2nm工艺节点，预计将在2024年第二季度完成其2nm（SF2）工艺的开发，大规模量产预计将于2025年下半年开始，三星Galaxy S26系列将会搭载该芯片。
近些年，英特尔以空前的力度推进先进工艺制程向前，其“四年五个制程节点”的目标看似已基本落定，相当于2nm、1.8nm和Intel 20A和Intel 18A两大节点正在顺利推进中，并将采用RibbonFET全环绕栅极晶体管和PowerVia背面供电。
英特尔希望借此在2025年重夺制程领先性。更激进的是英特尔率先采用高达3.5亿欧元的High NA光刻机以及背面供电技术，意图在未来的演进中能够巩固领先性。
在先进封装也成为必争之地之后，英特尔和三星也在持续押注，3D封装成为争夺焦点。咨询公司Yole Intelligence称，未来全球先进芯片封装市场规模预计将从2022年的443亿美元增长到2027年的660亿美元，而3D封装预计将占四分之一左右的市场规模。
近日，英特尔宣布其首个3D封装技术Foveros已实现大规模量产。与此同时，三星也在积极开发其3D封装技术X-Cube，并表示将在2024年量产。同时，其为AI芯片开发的最新3D封装技术SAINT也渐行渐近，主要有三种方案：在垂直堆叠SRAM内存芯片和CPU中采用的SAINT S；在CPU、GPU等处理器和DRAM内存中使用的SAINTD；在堆叠应用处理器（AP）中使用的SAINT L。其中，SAINT S技术已经通过了目前的验证测试。
不止如此，在先进封装领域，英特尔已在代表基板材料未来、5年内渗透率将超50%的玻璃基板领域布局十年之久，三星也在倾力投入，意以玻璃基板为新支点实现追赶乃至超越。加之英特尔3D封装量产的到来以及三星3D封装技术的渐行渐近，先进制程三巨头在3D封装市场的排位赛也即将开启。
无疑，未来代工三大巨头的比拼可谓是先进工艺和先进封装的全面战役。反观台积电，相较对手好似某些方面失了先手：并未出手High NA光刻机，表示2nm之后的1.6nm仍采用传统EUV实现；玻璃基板依旧未见具体规划；背面供电在明年1.6nm采用，晚于英特尔，这些微妙的变量会影响未来格局的演化吗？
