西安电子科技大学模拟集成电路重点实验室孙德鹏、步枫等在极低抖动锁相环芯片方向取得重要进展。团队基于65nm CMOS工艺，提出了一款13GHz极低抖动电荷泵锁相环芯片，突破了传统电荷泵锁相环的噪声与杂散限制。通过基于电阻型时间放大器的鉴频鉴相器和高可靠串联谐振压控振荡器，实现了极低抖动性能；通过结合采样滤波器和环路优化设计，有效抑制了参考杂散。该设计可适用于高速有线SerDes接口、直接射频采样数据转换系统和雷达系统等应用场景。相关成果发表在2026年《IEEE Journal of Solid-State Circuits》（JSSC），论文题目为" An Ultra-Low-Jitter Sampling-Filter-Based Charge-Pump PLL With Resistive-Discharge Time-Amplifying Phase-Frequency Detector and Series-Resonance VCO"（DOI: 10.1109/JSSC.2026.3690771）。论文第一作者为西安电子科技大学杭州研究院步枫，第一学生作者为曾定涛，通讯作者为西安电子科技大学杭州研究院孙德鹏。
该工作实现了一款13GHz极低抖动和低杂散的电荷泵锁相环芯片。提出了基于电阻型时间放大器的鉴频鉴相器，同步实现了固有噪声降低与后级噪声抑制，大幅度优化带内噪声；通过采用基于采样的双路径环路滤波器，有效抑制了由电荷泵失配引起的参考杂散，同时保持了紧凑的滤波器面积；通过优化有源器件偏置设计，实现了一种高可靠串联谐振压控振荡器，在不产生过压问题的情况下，实现了优越的带外噪声性能。
图1 极低抖动电荷泵锁相环系统架构
测试结果表明，该芯片在13GHz输出频率下，10kHz-100MHz范围内积分抖动为15.8fs，参考杂散为-98.5dBc，FoM值为-257dB。本研究为极低抖动集成时钟源的设计奠定了坚实的理论基础并提供了可行的实现范式，为未来通信、雷达、人工智能等尖端科技的发展提供关键技术支撑。
图2 芯片显微照片及模块分布
