加速异构集成电路封装设计中的小芯片集成

作者：集小微 32分钟前

来源：Cadence楷登 #Cadence# #小芯片集成#

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加速异构集成电路封装设计中的小芯片集成

如今的多芯片与小芯片解决方案正引领“超越摩尔定律”愿景的发展，企业借助封装技术创造价值并打造差异化竞争优势。硅通孔、晶圆级封装和 3D 堆叠技术为各类形态的产品提供了极为丰富的封装选择。下图展示了 3D 裸片 / 晶圆堆叠与传统 2D 片上系统的典型对比示例。

晶圆堆叠

随着 CoWoS-R（带重新布线层的 Chip-on-Wafer-on-Substrate）和 CoWoS-L（本地硅互连）等半导体封装技术，因信号数量与高带宽内存集成的快速增长而复杂度不断提升，高速接口区域成为设计与分析的核心焦点。这种复杂性对传统设计与分析流程构成挑战：将大型设计导入分析工具、管理重新设计工作可能超出项目时间限制，导致难以按期交付。

为应对这些挑战，Cadence 开发了一套创新方法学，支持对集成电路封装设计进行早期迭代优化。该方案无需等待完整设计完成，也无需耗费大量时间准备仿真。通过将设计内分析与优化和 Cadence 可扩展的多物理场分析引擎相结合，集成电路封装工程师可加速设计周期，高效优化复杂封装设计。

由 Cadence 的 Mark Gerber、Brad Griffin 和 Gary Lytle 主讲的点播网络研讨会《加速异构集成电路封装设计中的小芯片集成》，聚焦于早期阶段设计优化——无需等待完整设计完成即可开展。该方法通过快速迭代优化设计、缩短仿真准备时间，使其符合项目管理预期，并借助可扩展的多物理场分析引擎实现全面的封装设计评估与签核。

先进封装的核心挑战与 Cadence 解决方案

Cadence 提供多种解决方案，以应对新型集成电路封装结构的设计挑战。

总而言之，随着封装设计日趋复杂，Allegro X 先进封装设计平台持续引领集成电路封装设计领域。Cadence 设计技术已快速演进，可支持 3D 规划、硅桥、设计内分析、自动化基板布线以及物理验证。

设计与分析流程

约束驱动设计可简化开发流程、降低成本；战略性版图规划能缩短周期、减少开支；自动化布线则可提速工作流、减少人工操作。设计内分析支持早期检测电气 / 热相关问题，加速签核流程；而选择性设计切割技术可节省工程师时间，支持并行问题排查。

网络研讨会中介绍的该流程示例，为采用地线屏蔽的 16Gbps 通用小芯片高速互联接口。分析团队需确定最优约束以指导布线，布线团队则需按约束实现布线方案。其中阐述的方法学为：长连接需严格的间距与屏蔽设计，短连接则可采用更小间距、减少屏蔽。

UCIe 分析助手

Sigrity X SystemSI 中的 UCIe 合规套件，可指导选用何种布线配置以满足 UCIe 电气要求。下图展示了 Sigrity X 拓扑工作台内的 UCIe 接口合规套件。

UCIe 合规报告

先进封装设计的瓶颈在于布线。Cadence 的先进基板布线技术（如下图所示）为 3D-IC 设计提供优化的自动化布线流程，简化基板版图生成。该技术可优化高密度裸片间与裸片 - 基板连接的布线，具备多核性能优势，支持任意角度布线、自动屏蔽、总线引出布线、高密度凸点逃逸规划、差分对布线，以及提升良率的圆角 / 泪滴插入等多样化需求。

集成电路封装分析与签核

下图展示了 Sigrity X 与 Clarity 3D Solver 如何协同工作，提供先进的集成电路封装信号完整性分析与签核能力。

完整流程由三大平台构成：Allegro X 先进封装设计平台、Sigrity X 与 Clarity 3D Solver。三者结合可实现方案探索、设计内分析以及签核，其中包含基于规格的合规性报告。

网络研讨会中的一项案例研究展示并给出了如下结果：

使用 Clarity 对中介层进行完整的 3D 提取
基于该中介层模型的 Sigrity X SystemSI 仿真结果

总结

时代已然改变，传统集成电路封装设计所采用的人工驱动工作流，其效率已无法应对现代 3D 封装设计在电气、热学和机械方面的挑战。Cadence 提供了一套符合最新设计需求的现代化流程，支撑起引领“超越摩尔定律”愿景的多芯片 / 小芯片解决方案。芯片企业正借助硅通孔、晶圆级封装和 3D 堆叠封装技术创造价值、打造差异化竞争优势，并为各类形态的产品提供极为丰富的封装选择。

本文总结了《加速异构集成电路封装设计中的小芯片集成》网络研讨会的内容，该研讨会展示了 Cadence 推出的多项革新性解决方案，助力芯片企业打造未来前沿产品（见下表）。