今年12月，台积电、IMEC、IBM和三星的研究人员将在旧金山举行的国际电子元件大会（IEDM）上报告垂直堆叠互补场效应晶体管（CFET）的进展。
台积电代工厂的S. Liao等工程师发表了一篇论文《首次演示48nm栅极间距单片CFET反相器，面向未来逻辑技术扩展》，介绍了在48nm栅极间距上制造的全功能单片CFET反相器的性能。48nm栅极间距大致相当于5nm工艺。
CFET是IMEC研究机构最初提出的概念，被认为是继全栅极场效应晶体管（GAAFET）之后的新一代晶体管架构。
逆变器是由n型纳米片晶体管叠加在p型纳米片晶体管上制成的，这是许多逻辑电路的基本组成部分。台积电的逆变器包括背面触点和互连，以提高性能和增加设计灵活性。
台积电制造的器件表现出高达1.2V的电压传输特性和74~76mV/V的亚阈值斜率（n型和p型器件均如此）。这种高性能CFET被描述为CFET技术进步的里程碑，尽管它不太可能在当代节点投入商业制造。通过双晶体管堆叠实现的面积减小伴随着制造工艺的复杂性，但是以类似于3D-NAND的方式进一步进行尺寸缩放和堆叠可能会带来功率、性能、面积和成本（PPAC）的进步。
论文《双排CFET：面积高效A7技术节点的设计技术协同优化》由IMEC的研究人员提交，表明在z方向和x-y平面上继续将CFET扩展到更高的尺寸方面取得了进展。A7或7埃米技术节点预计将遵循1nm（A10）节点技术。 IMEC自己的路线图曾计划让CFET在2032年左右进入A5（0.5nm）节点的主流生产。
IMEC也参与了使用当代工艺节点的工作。一篇论文讨论了在60nm栅极间距工艺中直接背面接触源极和漏极，大致相当于7nm节点。
IBM和三星也参与了CFET探索，比如论文《面向未来逻辑技术的具有阶梯式通道的单片堆叠FET》，提出了阶梯式结构的概念，其中底部FET通道比上方的通道更宽。这样做的好处是堆叠高度降低，高纵横比工艺带来的挑战更少。本文还讨论了顶部-底部通道中间介电隔离、顶部-底部源极/漏极隔离和双功函数金属。摘要没有讨论金属或栅极间距，因此读者必须等待演示或会议纪要才能了解更多信息。
IEDM会议将于2024年12月7 日至11日在旧金山联合广场希尔顿酒店举行，会议结束后可通过在线方式访问录制内容。（校对/张杰）
