随着人工智能（AI）算力需求持续攀升，先进晶圆制造的产能扩张正面临设备供应与制造成本等挑战。英特尔技术长Pushkar Ranade指出，以全球现有半导体制造设备规模来看，先进制程晶圆产量要扩大10倍并不容易，相比之下，提升至约2倍更具现实可能性。
根据科技Podcast《Dwarkesh Podcast》10月22日发布的英特尔晶圆厂探访与高管访谈，先进制程的发展瓶颈不只在于芯片设计与制程微缩，还涉及极紫外光（EUV）光刻设备、蚀刻与薄膜沉积设备等上游供应能力。若要进一步扩大产能，设备供应链也必须同步成长。
访谈也将焦点延伸至未来20年的芯片制造技术，涵盖英特尔14A制程、高数值孔径极紫外光（High-NA EUV）光刻、背面供电、互补场效应晶体管（CFET）及混合键合等技术，探讨晶圆厂如何突破现有制造模式的限制。
英特尔14A研发逾3年 避免重蹈10纳米延期覆辙
英特尔主管Chris Auth透露，14A制程已研发超过3年，一套先进制程涉及约2000道制造步骤。从研发走向量产，除了设备配置与制程优化，缺陷控制及良率提升也是重要工作，必须确保制程能够稳定投入大规模生产。
英特尔过去曾因10纳米制程延迟而面临挑战，原因包括过于积极的晶体管密度提升目标，以及同时导入复杂的制程创新。
为降低类似风险，公司如今通过技术成熟度评估与阶段性审查机制，控制单一制程节点同时导入重大创新的数量，提升量产时程的可预测性。
在光刻技术方面，High-NA EUV是14A的重要技术选项之一。这项技术将数值孔径从0.33提高至0.55，单次曝光的分辨能力可提升约1.7倍。
英特尔认为，搭配背面供电技术，High-NA EUV有望减少部分复杂图形所需的多重曝光步骤，但实际采用与否，仍须考量成本及客户的芯片设计需求。
背面供电则是另一项重要发展方向。传统芯片的电源与信号布线主要位于晶体管上方，背面供电技术将电源网络移至晶圆背面，释放正面布线空间，有助改善供电效率、减少互连拥挤，为先进制程持续微缩创造条件。
晶体管走向3D堆叠 钌以外的新材料也受关注
面向2045年的芯片制造，晶体管架构可能进一步从平面排列走向真正的3D堆叠。
英特尔正在研究CFET架构，将N型与P型晶体管上下堆叠，以提高单位面积内的晶体管密度。更长远来看，芯片可能形成多层晶体管与互连结构交替堆叠的设计，但散热、蚀刻、材料填充及制造成本，仍是必须克服的挑战。
芯片内部的金属互连也面临材料选择的问题。当互连间距缩小至约20纳米，传统铜互连所需的衬里材料会占据越来越多空间，压缩实际导电区域。英特尔因此研究钌（Ru）等材料，希望改善极细互连线的有效电阻表现；不过，在尺寸较大的互连结构中，铜仍将扮演重要角色。
先进封装则是提高芯片集成密度的另一条路径。英特尔的Foveros技术已实现25微米互连间距，并持续研究10微米以下的混合键合技术。访谈也提及，学术研究已展现0.45微米间距的可靠性成果。
混合键合有望进一步提高芯片之间的连接密度，降低数据传输功耗，让逻辑芯片与存储器更紧密集成，成为未来高性能计算架构的重要技术方向。
追赶台积电不只看制程 晶圆厂也须重新设计
谈到与台积电的竞争，Ranade认为，不能只以晶体管密度、性能或功耗的细微差距衡量技术实力。晶圆厂规模、良率、客户生态、准时交付能力及快速扩产的能力，同样是晶圆代工业者竞争力的重要组成部分。
他认为，英特尔在技术上已具备竞争能力，但在生产规模方面仍须追赶台积电。
另一方面，先进晶圆厂的建设成本持续攀升，High-NA EUV及相关设备的投资规模已达数亿美元等级。
Ranade指出，半导体产业不能永远沿用过去数十年的制造模式，必须重新审视无尘室设计、设备配置、制程流程及晶圆厂的建设方式，寻找成本更低、效率更高的生产体系。
