新的处理器指令集架构(ISA)实际上并不经常出现。然而，加州大学伯克莱分校实验室开发的开源RISC-V ISA在嵌入式产业却引起了轰动。对于备受关注的RISC-V ISA，其目标是任何设计人员都可以用它来设计处理器内核和软体编译器。此专案现在由RISC-V基金会运作，其成员包括许多大学和跨国技术公司(如著名的Google、IBM、Microsoft、NVIDIA和Oracle等)，也包括一些晶片制造商和新创公司。
稳定性为ISA发展关键
RISC-V之目标是从其他处理器ISA错误中汲取教训。关键是稳定性，包括指令集和内核，以及晶片设计人员、编译器制造商、作业系统架构师和开发工具提供商等。这对于鼓励工程师尽可能多在产业链中使用这种开源技术，使更强大处理器内核得到更多获取和使用至关重要。特定应用开发人员可以使用最小记忆体和功耗来优化其固化的ISA代码，但仍可扩展并与未来设备相容。这允许处理器内核开发人员应对指令集的各种不同实施方式，从简单管线到具有多阶和无序执行管线。这些会具有不同的延迟、尺寸大小和功耗，但彼此之间都具有底层相容性，以及生态圈中包含的工具。
在整个生态圈中提供这种稳定性是新指令集的关键。它的设计考虑了32位元、64位元和128位元位址空间，因此可以保持它们之间的相容性。该架构还专门设计具有可延伸性，以便为晶片制造商提供差异化和未来应用场景所需的客制化服务，但ISA的基础仍然是绝对不受影响。
ISA开放性使软体架构更有影响力
128位元ISA依然未确定，因为在嵌入式系统中，如此之大储存容量几乎没有实际意义。但是，该体系架构将支援更大的位址空间这一事实凸显了其前瞻性思维方式。这意味着为RISC-V编写或移植到其上的软体将永远能够在所有类似的RISC-V内核上运作，为软体管理员提供了坚实的基础，可以保护他们的软体投资。由于ISA是开放的，因此可以开发多种硬体实施方案，因此软体架构可以在最终硬体实施中变得更有影响力。
对于硬体设计人员之输入会使RISC-V内核更加以软体为中心，这导致出现了许多采用ISA的处理器内核，以及大量基于这些内核的系统单晶片(SoC)，Codasip、Syntacore、Hex Five和T-Head都开发相应的内核，而SiFive则推出了一系列32位元和64位元SoC。
SiFive由Yunsup Lee(RISC-V最初创建者之一)共同创立，作为SoC平台家族，于2017年推出首个RISC-V内核，并增加了对内核和晶片支援(图1)。这些元件采用28nm制程，用于64位元多核Linux实施，或者采用180nm制程，适用于具有多种周边设备的32位元低成本物联网市场。
图1 SiFive的U500 64位元多核开源处理器。
该公司的Freedom平台包括完整的软体规格、用于开发作业系统的板级支援包(BSP)、开发板和基础晶片等，允许客户创建自己的晶片增强型设计和客制化产品。Freedom U500家族是一款完全支援Linux的嵌入式应用处理器，采用多核RISC-V CPU，运作速度为1.6GHz甚至更高，支援加速器和快取记忆体一致性，适于机器学习、储存和网路等应用。它支援标准的高速周边设备，包括PCIe 3.0、USB 3.0、Gb乙太网路和DDR3/DDR4。
Freedom E300家族为设计用于物联网和可穿戴设备市场的嵌入式微控制器(图2)。基于Freedom E310的HiFive1相容Arduino的RISC-V开发套件采用SiFive的E31 CPU Coreplex，是一款高性能32位元RV32IMAC内核，能够以超过320MHz的频率运作(图3)。
图2 采用RISC-V ISA的E300开源32位元MCU家族。
图3 HiFive1 RISC-V开发套件。
SiFive还将RISC-V指令集用于据称是世界上最小嵌入式处理器内核。S2内核IP家族是一个可配置内核，可以小到只具有13,500个逻辑闸(在RV32E 32位元版本状况下)。S21 64位元嵌入式内核具有独立指令和资料汇流排，以及两组紧密整合的记忆体(TIM)，这使SoC能够拥有一个始终开启的低功耗32位元CPU，可与高阶64位元CPU结合使用，当某些应用需要更高性能时(例如语音启动智慧型设备)，该CPU可以开启。这种开发配置有助于满足机器学习和物联网连接设备日益成长之需求，其中即时载荷已经产生了对边缘处明显增强的嵌入式智慧之巨大需求。
RISC-V的开源特性已经为Kendryte、efabless和low RISC等新创公司开辟了SoC设计，但更多主流晶片提供商也在使用该技术。Microsemi(现为Microchip一部分)已经为SiFive生产了一些开发板，而NXP则拥有自己的RISC-V晶片。Andes Technology和Greenwave也开发了基于ISA的多种IC。Faraday Technology已将ISA用于ASIC平台，目标是下一代边缘人工智慧(AI)和物联网SoC的设计和批量生产。其汇集了RISC-V内核IP整合和SoC设计验证，以及全功能参考设计套件，其中包括即时作业系统(RTOS)和周边设备驱动程式，所有这些都采用55nm制程，适用于电池供电的边缘设备。这突显了硬体制造商可以在标准ISA基础上实现差异化。Faraday Technology在其平台中整合有动态电压和频率调节(DVFS)、功率模式切换和快速系统唤醒等功能，也可以安全地整合软体库和驱动程式，以确保晶片在实现特定的介面、感测和电源管理功能时能够无缝工作。
RISC-V ISA可与各种工具共同使用
RISC-V ISA的另一个优势是它能够与各种工具一起使用。Microsemi在其FPGA产品中使用了ISA，其中包括Express Logic的ThreadX、华为LiteOS和Micrium µC/OS-II等多种嵌入式作业系统。主机板包括RTG4开发套件和PolarFire评估套件等，其中还包括Microsemi和Olimex的除错硬体钥匙(Debug Dongle)，第一级bootloader和多个软体周边设备。GitHub可以提供驱动程式、韧体和项目示例。受益于这种稳定性的另一家工具公司是UltraSoC，它开发可嵌入SoC的硬体来侦测活动，可用于更有效地除错晶片，甚至可以在现场用于侦测。UltraSoC一直在与Andes合作，将侦测硬体整合到高阶AndesCore处理器IP中，并整合到Esperanto Technologies的AI“片上超级电脑(Supercomputer-on-a-chip)”，这种片上超级电脑采用数千个RISC-V内核。Esperanto工程团队由RISC先驱Dave Ditzel领导，他帮助开发了SPARC RISC处理器。2018年9月，Esperanto针对10级高性能内核使用RV64GC 64位元ISA完成了一个名为ET-Maxion的RTL，预计2019年下半年提供样品，2020年中前后实现量产。这其中还包括一个名为ET-Minion的更小、更高能效64位元内核。它使用带有多执行绪指令的有序流水线架构，并添加了一个向量浮点模组，支援图形扩展和Google的Tensor AI指令，都透过领先的7nm制程。所有这些都是采用基于RISC-V ISA的单个工具链构建，其中也包括测试和验证工具，所有内核可以组合在一个片上超级电脑，具备16个Maxions和4,096个Minions，在Maxion内核上运作Linux和其他高级软体，同时将AI密集型载荷委托给Minions。由于在所有设备上使用相同ISA，所有这一切变得更加容易，而突显了RISC-V技术的价值。
RISC-V高性能系统仍存挑战
虽然在RISC-V的开发和应用方面已经取得了相当大进展，但前面还存在许多障碍。普林斯顿大学的研究人员发现，RISC-V开源处理器内核还存在一些缺陷，他们认为非常重要。研究人员发现了100多个错误，其中涉及储存顺序错误和RISC-V处理器架构变体中记忆体检索，如果不加以修正，可能会导致RISC-V晶片上运作软体出现问题。RISC-V基金会表示，这些错误不会影响大多数RISC-V版本，但对于更高性能的系统可能存在一些问题。
透过一个遍及32位元、64位元甚至128位元(当它们出现时)位址空间的通用固化ISA，无论是研究项目，物联网节点，还是一个片上超级电脑，内核开发人员可以专注于特定处理器实施。所有这些都使用相同编译器，相同开发工具和相同除错工具，以大幅减少碎片化工作，并使公司继续推动提升性能基准，而不是担心用于多内核的多个软体产品之维护，而且，所有这些都是开放式，任何改进都可回馈到整个行业。RISC-V的不断扩展能够实现更好差异化和功能优化，尤其是在安全性方面，而不会影响工具生态圈稳定性。透过这种方式，在软体需求驱动下，RISC-V能够使硬体开发人员专注于创新，进而满足最终用户在成本、功耗、安全性和性能等方面需求。
(本文作者任职于贸泽电子)
