集成电路发展的主要方式是通过缩减晶体管尺寸来提高性能和集成度，同时降低功耗和制造成本。随着5 nm及以下节点CMOS技术逐渐应用于商用超大规模集成电路中，硅基晶体管的继续微缩面临着来自功耗、成本甚至是物理极限的限制。为了继续推进集成电路的发展，学术界和工业界对未来电子学的核心材料、器件结构以及系统架构进行了广泛探索和深入研究。其中，最受关注的方式就是采用超薄、高载流子迁移率的半导体构建比硅基晶体管具有更好可缩减性和更高性能的CMOS器件。碳纳米管晶体管已经展现出超越商用硅基晶体管的潜力，因此在未来的数字集成电路应用中被寄予厚望。然而，大多数研究工作关注器件的栅长缩减，因此并未真正展现碳纳米管晶体管在集成度方面的潜力。栅间距（CGP）是衡量晶体管集成密度的关键特征尺寸，而当前学术界展示的基于碳纳米管或者其他低维半导体的晶体管的栅间距普遍较大（一般大于400 nm），无法真正实现高密度集成。因此，探索在受限的栅间距下，碳纳米管晶体管和电路相对于主流硅基技术的性能优势，并制定碳纳米管的一代技术指标，对于碳纳米管技术的标准化具有重要意义。
北京大学电子学院、碳基电子学研究中心、纳米器件物理与化学教育部重点实验室张志勇-彭练矛联合课题组首次展示了基于阵列碳纳米管的90 nm节点晶体管和电路，探索了将碳基晶体管进一步缩减到10 nm节点的可能性。课题组利用前期发展的晶圆级高密度和高半导体纯度（~ 300 CNT/μ，99.9999%，Science 368, 850, 2020）碳纳米管阵列薄膜，同时缩减晶体管栅长和源漏接触长度（接触长度Lcon= 80 nm，栅长Lg= 85 nm），制备出CGP为175 nm的碳纳米管场效应晶体管，开态电流达到2.24 mA/μm，峰值跨导gm为1.64 mS/μm，性能超过硅基商用45 nm节点器件（图1）。
在此基础上，通过器件版图的优化，制备了整体面积仅为0.976 μm2的6晶体管（6T）静态随机存取存储器（SRAM）单元，和90 nm节点商用硅基CMOS工艺的SRAM单元面积（1 μm2）相对应（图2）。
在主流数字集成电路技术中，SRAM单元面积是衡量实际集成密度的重要参数。尽管大量的研究工作演示了碳纳米管或者低维半导体材料的6T SRAM，但是单元面积（均大于2000 µm2）远远大于硅基90 nm节点的SRAM单元。本工作是首次采用非硅基半导体材料制备出整体面积小于1 µm2的6-T SRAM电路，表明碳基数字集成电路完全可以满足90纳米技术节点的集成度需求。
课题组进一步探索了碳基晶体管缩减的可能性，提出全接触（Full Contact）结构，结合了侧面接触（Side Contact）和末端接触（End Contact）的载流子注入机制，器件表现出更低的接触电阻（~ 90Ω·μm），同时具有更弱的接触长度依赖性。基于Full Contact结构，课题组将碳管晶体管CGP缩减至55 nm，对应10 nm技术节点，同时性能优于硅基10 nm节点PMOS晶体管，该结果表明阵列碳管晶体管在先进技术节点高性能数字集成电路中具有巨大潜力（图3）。
相关研究成果以题为“微缩阵列碳纳米管晶体管至亚10 nm节点”（Scaling aligned carbon nanotube transistors to a sub-10 nm node）的论文，于7月17日在线发表于《Nature Electronics》（https://www.nature.com/articles/s41928-023-00983-3）。
