毫无疑问，目前台积电赢得了FinFET的战争。所有值得关注的前沿逻辑设计，甚至英特尔的设计，都是在台积电位于中国台湾南部的N5和N3工艺上制造的，竞争对手已被甩在后面。三星自7nm工艺以来性能一直表现不佳，且产量低下；英特尔4nm和3nm工艺仍处于复苏初期；无论是外部客户还是内部客户，都没有大批量订购这些节点的产品。
但台积电未来能否占据主导地位尚未可知。FinFET无法进一步扩展，而SRAM的微缩在几个节点上已经停滞。该行业正处于关键的转折点。在未来2~3年内，前沿逻辑设计必须采用两种新模式：全环绕栅极（GAA）和背面供电网络（BSPDN或backside power delivery network）。
英特尔在其10nm节点上一败涂地，失去了3年的领先优势，原因有很多，包括没有采用EUV光刻技术，以及在设备供应链不成熟的情况下过渡到钴金属化，尽管应用材料公司警告说他们的设备还没有准备好。GAA和BSPDN的新模式为代工厂的竞争顺序带来了新的机遇。他们甚至有可能为新进入者打开大门，比如日本政府支持的2nm晶圆代工初创公司Rapidus。
随着建造尖端晶圆厂所需的资本支出激增，这意味着三星或英特尔可能被迫退出竞争。下面我们将详细讨论这些话题：深入探讨BSPDN技术，然后介绍所有四家代工厂的前沿逻辑计划、其工艺技术的竞争力以及SRAM的缩放。
GAA并非新技术。根据三星的说法，它已经大批量生产了几年，但实际情况是，它只用于单个低容量比特币挖矿芯片，没有用于任何SRAM和小于20mm²的手表芯片。考虑到本世纪末，从2nm到更先进技术，所有前沿节点都将使用GAA架构，因此该架构是一个重要话题。
背面供电网络是什么？
除了GAA晶体管，BSPDN是下一代逻辑工艺技术的另一项关键创新。在目前所有的数字逻辑工艺技术中，首先要在晶圆上制造晶体管，然后再制造数十层金属层，这些金属层为晶体管供电，并在晶体管与外界之间传输信号。
电路的缩小意味着晶体管和互连都必须缩小。在过去，这几乎是一个事后考虑的问题，但现在缩放互连变得比缩放晶体管更加困难。例如，大多数EUV光刻实际上用于互连（触点、通孔和金属层），而不是晶体管层本身。除了导线本身的物理尺寸缩小，芯片上更多的晶体管意味着更多的互连。这推动了所需互连层数的稳步增长。层数越多，意味着制造成本越高，布线设计越困难，并且随着信号路径变长，性能会降低。
来源：英特尔IEDM2023
这并不意味着该行业停止了进步。材料创新、设计技术协同优化（DTCO）和EUV光刻技术推动了互连微缩至当前的工艺节点。但是，随着这种策略变得越来越昂贵，限制也在不断扩大。实施BSPDN开始变得有意义。这并不是什么新想法，只是时机已到。自上次互连技术演变——1997年从铝到铜的转变以来，已经过去了近30年。
资料来源：英特尔，SemiAnalysis
BSPDN的核心理念是将电源布线移到晶圆背面。这为信号布线和电源开辟了空间，信号布线留在正面，而电源则移到背面。从架构上讲，这意味着短于6T（轨道）的标准单元更加可行。
6T是指标准单元的单元高度，标准单元是数字逻辑的基本构件，如NAND门，单元高度通常以T的倍数来衡量，即单元所跨金属2线或“轨道”的数量。越短越好：较小的单元可提高密度，而无需扩展鳍片、栅极和金属互连等底层功能。扩展更多功能的成本很高，因为这需要更好的光刻技术。
标准单元规模FinFET与GAA +埋入式电源轨对比。资料来源：SemiAnalysis
从上方看，标准单元的顶部和底部由M2金属层中的宽金属轨连接。这些导轨为单元提供电源和基准电压，并与更高金属层中的其余供电网络连接。这些导轨是典型正面单元6T总高度的一部分，将它们移到背面意味着单元可以缩小到5T或更短。
BSPDN的架构优势：添加PowerVia可通过缩短单元来提高密度，同时通过放宽M0间距来降低成本。来源：英特尔
BSPDN还在两个方面改善了功率传输。首先，向晶体管供电的互连长度大大缩短。在3nm节点上，仅正面供电就必须穿过15层以上的金属层，而背面供电可能只包括不到5层，而且导线更粗（电阻更低）。因此，线路电阻造成的功率损耗大约可以减少一个数量级。
其次，BSPDN减少了积极扩展互连的必要性。在100nm以下的系统中，随着铜线直径的缩小，铜线的电阻会呈指数增加。而现在，前沿技术的线宽已远低于20nm，电阻已成为一个关键问题。这是不可取的，因为高线路电阻会浪费功率并在芯片中产生过多热量。这并不是一个永久性的解决方案，缩放仍将继续，也需要铜替代品，但BSPDN可以缓解这一问题。
总体而言，在高性能设计中，BSPDN与类似的纯正面工艺相比，功耗大约可降低15%~20%。
目前正在探索和/或实施的背面供电传输有三种不同的方法：埋入式电源轨、电源通孔和背面接触。
资料来源：应用材料公司
一、埋入式电源轨
埋入式电源轨（BPR）是最简单的背面供电实现方法。早期的研究采用了这一方案，随后的架构也在这一核心思想的基础上进行了改进。它要求将电源轨从M2金属层晶体管上方的正常位置移到晶体管下方的独立层。这样，宽大的电源轨被紧贴在晶体管下方的细高轨所取代，从而实现了架构上的缩小。不过，埋入式电源轨仍通过正面金属层与晶体管连接，并通过硅通孔（TSV）与背面的电源传输网络连接。这意味着整个单元的高度可以减少约1T，即大约15%。
传统与BPR：在晶圆正面晶体管下方制造埋入式电源轨，然后连接至背面电源网络。来源：英特尔
构建BPR相对简单，但有一个主要风险：在前道工艺（FEOL）使用金属。传统上，在晶体管制造完成后，金属仅限于中间工序（MOL）和后道工艺（BEOL）工艺。这是为了避免导电金属污染半导体器件。晶圆厂对此非常重视，许多制造厂都配备了FEOL专用工具，禁止运行任何带有金属层的晶圆。晶圆厂必须打破这一规则，构建埋入式电源轨，因为根据定义，BPR必须在晶体管之前集成。实际上，没有人愿意打破这一规则，而且任何HVM工艺似乎都不会采用BPR。
埋入式电源轨需要在前端加工步骤中使用金属。资料来源：英特尔
对齐连接埋入式导轨的初始背面特征是另一项挑战。键合到支撑晶圆上会导致变形，必须进行校正，这使得键合后光刻变得更加困难。ASML和其他公司在这方面取得了显著进展，键合后覆盖能力足以满足BPR方案的要求，但对于更复杂的选项（如背面触点）来说，还处于规格的边缘。
来源：imec
二、电源通孔PowerVia
PowerVia是英特尔的背面电源解决方案。它在两个主要方面改进了BPR：
1.电源轨移至芯片背面，避免了BPR的污染风险。
2.由于消除了晶圆正面的电源布线，因此单元扩展性更好。
PowerVia连接到晶体管触点的一侧，避免了正面的电源布线。资料来源：英特尔
PowerVia是BPR概念的巧妙演变。在前端处理过程中，PowerVia完全跳过了电源轨。除了避免在晶体管之前沉积金属的污染风险外，它还省去了昂贵的对准关键工艺步骤（将BPR对准晶体管通道）。在千兆级制造规模中，像这样的单个关键层的模具成本可能高达数亿美元。
与传统的全正面方案相比，唯一增加的步骤是在晶体管触点之后建造一个又高又细的PowerVia。该通孔从触点深入到大块晶圆基板。完成正面后，晶圆将被翻转、键合和减薄。由于通孔深入晶片背面，因此在减薄过程中可以露出来，而不会有损坏晶体管的风险。这种巧妙的“自对准”方法大大简化了必须与PowerVia对准的背面图案（这种接触中的自对准实际上意味着对准要求大大放宽，即成本更低，产量更高）。
资料来源：英特尔
这种方法还具有缩放优势。BPR从晶体管触点的顶部通过一个过孔连接到晶体管，穿过正面的金属层，然后再通过另一个过孔到达BPR本身。这些低金属层是限制缩放的关键因素之一，因为它们需要一些最小的功能和非常拥挤的布线--通过它来布线电源，BPR几乎无法缓解这方面的问题。PowerVia则有所帮助。从晶体管触点向下直接布线到BSPDN意味着没有电源通过关键的正面金属层。这意味着这些层的间距可以放宽（降低成本），缩放可以更积极，信号线可以取代重新定位的电源线，或者三者的某种组合。
然而，仍有一些标准单元的缩放仍有待解决。PowerVia虽然比BPR薄，但仍然会增加单元的总高度。
三、直接背面触点
直接背面触点（DBC或BSC，代表背面触点）提供了一种消除功率对标准单元高度影响的方法。换句话说，在任何背面电源方案中，它们都能实现最大的扩展优势。这一理念是BPR和PowerVia的自然延伸——不是从触点顶部或侧面布线，而是从底部布线。
资料来源：英特尔
虽然想法很简单，但事实证明，背面触点是风险最高、回报最大的BSPDN选项。制造它们并不容易。主要的驱动因素是间距，即触点必须与其他特征对齐的距离。对于BPR和PowerVia，连接到背面特征的间距与单元的高度大致相同，现代尖端工艺的间距约为150~250nm。键合后光刻所需的覆盖层大于10nm，用于对第一个背面电源层进行图案化。这种叠加和大于150nm的间距很容易通过廉价的DUV扫描仪实现。
对于直接背面触点，要求则高得多。用于电源布线的触点形成于源极和漏极下方。源极到漏极的距离大致相当于接触式多晶硅间距（CPP），即栅极到栅极的距离。现代工艺的CPP是众所周知的，因此我们可以大致了解BS触点所需的间距——大约为50nm。这远远超出了单次ArF浸没曝光的分辨率，因此必须采用更昂贵的多重图案化方案或EUV。叠层技术也具有挑战性，因为其规格要求小于5nm。通常这对高端扫描仪来说不是问题，但在这里却极具挑战性，因为晶圆键合会产生高阶失真。
使用非导电占位符的自对准背面触电集成方案。资料来源：IBM+三星
另一个挑战是在FEOL中的金属使用，但现代的背面接触方案在这方面有巧妙的解决方法。与BPR一样，它们需要在晶体管之前制造一个额外的特征。但触点最初填充的是不导电的占位材料，而不是金属。一旦占位材料在减薄过程中显露出来（与PowerVia一样，这些特征是自对准的），就可以将它们蚀刻掉并用金属替代。这个技巧对BPR不适用，因为它们的纵横比很高，所以很难干净地蚀刻出占位材料。
尽管难以生产，但背面触点的好处是巨大的：理论上，一个6T的纯正面单元可缩小约25%，达到4.5T甚至4T。在实际应用中，与其缩小单元尺寸，还不如用信号线代替重新定位的电源线。这大大改善了布线，并且在芯片级仍能实现密度提升。线路电阻明显降低，功率节省约15%。时钟频率可提高5%以上。可靠性得到提高，因为正面和背面的导线都可以更大，从而降低电迁移的风险，并允许更快的开关或更大的电流。IMEC、谷歌和Cadence在今年VLSI大会上展示的一项研究发现，高功率（HP）库实现的效益最大，通常用于AI加速器等HPC（高性能计算）应用。
（1）BSPDN（7T TSVM = PowerVia，7T M0 18CPP = 仅正面）的缩放优势随时钟频率的增加而增加。芯片的速度更快，体积更小。（2）即使将PowerVia作为基线，背面触点也显示出显著的内核缩放优势 来源：IMEC、谷歌、Cadence
但是，这些优势并非毫无代价。总层数最多会增加20%。晶圆减薄虽然不会影响晶体管等有源元件，但会降低二极管等依赖厚硅的无源器件的性能，因此需要采取变通方法。所有背面工艺都必须与前端设备兼容：即它们必须不能需要会损坏晶体管的高温。
未来，背面将不仅仅局限于电源和全局时钟。信号和BEOL器件（如电容器）也有可能移动。对于堆叠晶体管（CFET）来说，这一点非常重要，因为底部器件的信号必须通过背面布线，才能充分实现缩放优势。1.4nm节点及以后的节点应该会开始增加背面的复杂性。
Rapidus、三星、英特尔、台积电的最新2nm路线图
在晶圆代工厂的路线图中，GAA和BSPDN在时间和架构方面的差异之大令人惊讶。
先从最新加入晶圆代工竞赛的公司说起：Rapidus是一家新兴的晶圆代工企业，其诞生源于日本在先进半导体制造领域重新获得平等地位的愿望。他们得到了日本政府的大量补贴，并从丰田、索尼等8家大型当地公司获得了额外资金。该公司的目标是在2025年4月开设一条2nm试验生产线，在2027年实现量产，并进一步发展到至少1.4nm节点。这是一家全新的公司，试图从2022年成立5年内实现逻辑前沿的大批量生产（HVM）。我们相信这将是一段非常艰难的旅程。
通过联合开发合作，Rapidus将获得IBM 2nm工艺技术的许可，并将其投入生产。该工艺尚未被大批量使用（IBM的服务器芯片是在旧的格芯节点和现在三星5nm节点上制造的）。该工艺强调小批量生产，以实现快速迭代和快速学习。这对于一家试图提升前沿逻辑的新兴公司来说也许是合理的，但他们是在用学习速度换取量产效率。他们的竞争对手使用大批量生产是有原因的。
Rapidus声称，更快的周期时间和小批量加工的研发将帮助他们更快地扩展学习曲线。但这很可能会增加HVM的计量要求。资料来源：Rapidus
小批量生产可以缩短某些步骤的处理时间，但这也大大增加了计量需求。对于大批量生产来说，通常是在一个晶圆上进行计量，并假定同时加工的其他24个以上晶圆也会得到类似的结果。小批量生产实际上意味着每个晶圆都是“特殊的雪花”，需要单独计量。增加的计量负担应该超过小批量的优势。
他们的商业主张也值得怀疑。面对巨无霸台积电、工艺上有竞争力但财务面临挑战的英特尔，以及集整个财阀（和国家）的精力和财力于一身的三星，他们的市场地位在哪里？是什么促使客户将IP转移到月产能仅为2.5万片（而台积电在HVM最初几年的月产能通常在10万片以上）的新工艺上？日本政府推动Rapidus的2nm逻辑工艺几乎没有国内需求。他们很难在性能或成本方面找到竞争优势。到目前为止，还没有大批量的客户与Rapidus签约——Tenstorrent已得到确认，IBM可能会对其大型机芯片上对其进行测试。
此外，他们的计划不包括背面供电。这在HPC应用中将是一个不利因素，因为在这些应用中，竞争对手的工艺会通过包含BSPDN提供更好的性能和密度。单晶圆批量工具的研发不容易转移到多晶圆批量工具上。
三星也面临“客户挑战”，但仍在雄心勃勃地推进计划。从技术上讲，他们早在2022年就率先在SF3E节点上量产GAA，但并未以任何有意义的方式实现产品化。因此，SF2更像是一个进化节点，而不是革命性的节点。三星即将推出的某个节点很可能会在堆栈中添加第4个纳米片，而在可预见的未来，其他大多数节点都将使用3个纳米片。SF2P将提供更高的速度，但密度略低于SF2。
从SF2Z开始包括背面供电的三星逻辑计划 资料来源：三星
其计划的主要亮点是2027年在SF2Z节点上引入背面供电。在2024年6月举行的三星晶圆代工论坛上，透露该工艺将采用背面触点，将电源和全局时钟移至背面。该工艺的性能提高8%，功耗降低15%，面积减少7%，这些都是相对合理的说法。
SF1.4将缩放金属和栅极间距，并涉及纳米片的某种变化，而这只是预告。也有可能是二维槽型材料，但这需要非常激进的时间安排。
英特尔已经在加紧推进Intel 18A GAA + BSPDN节点。之前的Intel 20A工艺最近已被放弃，但这是出于财务原因，而非技术原因。最近有报告称，Intel 18A缺陷密度已步入正轨，由此看来，工艺技术也许是英特尔公司目前进展顺利的一个方面。
英特尔将率先向市场推出GAA+BSPDN流程。来源:英特尔
我们已经详细讨论过英特尔的计划和代工前景：
值得注意的是，英特尔正在使用PowerVia方案来处理背面电源。正如我们在上文详述的那样，这种方案应该更容易制造，但与直接背面触点相比，其缩放效益较低。
随着N2的推出，台积电继续稳步推进工艺节点的改进，这也推动其股价继续保持多年的复合涨幅。N2明年将实现大批量生产，采用台积电首个GAA架构，但不含BSPDN。变体N2P和N2X将在2026年提供温和的改进，并在今年下半年推出首个GAA +背面供电节点A16。与三星一样，台积电也选择采用背面接触方案直接进入BSPDN，而不是采用更简单、更保守的BPR或PowerVia方案。
台积电将于2025年在N2上首次推出GAA，随后在A16上推出GAA + BSPDN。资料来源：台积电
在第一代产品中，其背面触点的实施似乎比较保守。宣称的7%~10%密度提升大约是理论上单元缩放可能实现的密度提升的一半。这样做可能是为了保持与N2的设计兼容性，FEOL可能保持不变，只需重新布线以利用背面供电网络。红外线衰减也会明显降低，功率可能提高20%。
A16采用保守的缩放方式，在设计上更倾向于与N2兼容。资料来源：台积电
每家代工厂对GAA的实施都大同小异，区别在于它们在特征扩展方面有多激进。它们在性能、功耗和密度方面的说法大相径庭，在未经独立验证之前，应谨慎对待。
SRAM缩放：徒劳无功
SRAM是最快的存储器，也是最接近逻辑的存储器，因此SRAM的缩放是提高一代又一代芯片性能的关键驱动力。每个芯片设计人员都希望获得更多的SRAM（同时不影响芯片面积或成本）。然而，自5nm节点以来，SRAM位单元的缩放一直停滞不前，台积电的N3和N2节点几乎没有提供位单元缩放。大多数在其他地方实现缩减的缩放策略要么没有用，要么早就在SRAM单元中实现了。例如，单鳍晶体管终于在N3节点上应用于逻辑电路，但高密度SRAM从英特尔22nm（第一代FinFET工艺）开始就一直是单鳍的。由于位单元布线已经优化，背面供电带来的好处不大。
晶体管长度和宽度的减少是SRAM位单元缩放的最有力杠杆。与单鳍片器件相比，GAA晶体管的尺寸略小，因为晶体管通道长度和晶体管之间的间距可以减小。这意味着FinFET到GAA的转变中，位单元将获得一次性的缩放优势，但在后续节点中可能不会有太大的优势。
连接位单元中晶体管与电源和信号的触点也限制了位单元的缩放。它们必须足够大，以形成低电阻连接，并保持最小间距，避免相邻触点之间短路。随着材料工程技术的进步，这些触点的缩放速度也越来越慢。
SRAM外围与其他逻辑一样，仍然受益于现代DTCO（设计技术协同优化）和其他缩放技术。台积电声称，从N3E到N2，SRAM密度提高22%，而这主要来自于外围扩展。遗憾的是，在工作存储器和L2或L3高速缓存等关键应用中，外围仅占SRAM总面积的一小部分，因此这方面的优势并不明显。整体性能的提高（如果达到要求）将主要来自逻辑单元，而不是SRAM。
资料来源：台积电、英特尔、三星
三家大型代工厂真正大批量引入GAA将在2025年，Rapidus将于2027年引入。英特尔将在一年左右的时间内率先推出BSPDN，但尽管名为Intel 18A，其密度更接近3nm工艺。
资料来源：台积电、英特尔、三星、Rapidus、SemiAnalysis
在今年12月份即将举办的国际电子元件会议（IEDM）上，台积电和英特尔将详细介绍2nm工艺，以争夺这一前沿领域的主导地位。
据称，台积电的研究人员将公布N2制造工艺，这是一种标称2nm工艺，专为AI、移动和HPC而设计。研究人员预计将报告，与2022年推出的N3（标称3nm）工艺相比，N2的速度可提高15%或功耗降低30%，芯片密度也可提高15%或更高。
英特尔工程师将提供有关RibbonFET（英特尔纳米片晶体管）的扩展细节。目前没有提及英特尔的具体制造工艺，但RibbonFET计划在Intel 20A工艺（即标称20埃或2nm工艺）中投入生产。英特尔似乎选择不推出任何基于Intel 20A的处理器产品，而是直接从3nm工艺转向Intel 18A工艺。（校对/孙乐）
参考链接：https://www.semianalysis.com/p/clash-of-the-foundries
https://www.eenewseurope.com/en/intel-tsmc-to-detail-2nm-processes-at-iedm/
