在半导体存储领域，DRAM作为计算系统的核心组件，长期以来都在密度提升与功耗降低之间寻求平衡。随着AI与大数据时代的到来，传统存储架构已显得力不从心。主流1T1C架构在微缩过程中面临存储电容瓶颈，漏电与干扰问题日益严重。虽然2T0C架构被视为潜在解决方案，但传统集成方法采用的分步堆叠工艺存在横向对准误差和热循环效应等技术壁垒。
针对这些挑战，中国科学院微电子研究所集成电路制造技术全国重点实验室联合北京超弦存储器研究院和山东大学的研究团队提出了一种创新设计——双栅4F² 2T0C存储单元。该技术通过原位金属自氧化工艺实现了读取与写入晶体管的自对准集成，并能通过多值存储技术进一步提升存储密度。测试结果令人瞩目：该垂直双栅晶体管展现出卓越的开态电流与亚阈值摆幅，在85℃高温条件下稳定性测试中表现出色，NBTS和PBTS分别达到-22.6 mV与87.7 mV，兼具高性能与高可靠性。基于此晶体管设计的4F² 2T0C单元能支持4比特多值存储，写入时间仅需50纳秒，数据保持时间超过300秒，展现出显著的技术潜力。
这项突破性研究以"High-density three-dimensional integration of dynamic random-access memory using vertical dual-gate IGZO TFTs"为题发表在Nature Communications期刊上。微电子所博士后廖福锡、北京超弦存储器研究院朱正勇研究员及微电子所博士生李子涵为共同第一作者，微电子所李泠研究员、杨冠华副研究员、北京超弦存储器研究院赵超研究员和山东大学Arokia Nathan教授为共同通讯作者。
该研究获得了国家重点研发计划和国家自然科学基金等项目的大力支持。
图1. 4F²双栅2T0C存储阵列示意图和电镜表征
