5月27日至29日，2026第十届集微大会在上海张江科学会堂隆重举行。作为集微大会核心板块之一的集微半导体展，设立两大主题分区，汇聚产业链顶尖企业，全面呈现从材料、设备、设计到终端的完整技术图谱，为参展商与专业观众提供了高效的对接平台。
日观芯设（Rigoron）专注数字集成电路 EDA 软件研发，倾力打造适配半导体设计全场景的专属 AI 赋能平台，在本次集微大会上重磅亮相。
日观芯设深耕约束签核、时序分析、物理验证等核心技术领域，一举打破海外长期形成的技术壁垒与行业垄断。凭借深厚技术积累，在业内首创芯片设计流程智能体平台，将自动化设计与人工智能深度融合。目前全系产品及解决方案已在多家头部芯片企业规模化落地，全力助推半导体产业高质量、高效率发展。
日观芯设自主研发了六大核心产品：RigorTime、RigorDRC、RigorEMIR、RigorCons、RigorFlow、RigorLLM。这些产品共同构成了一套高精度、高效率的一站式签核解决方案，拥有自主知识产权，全面适配国内主流工艺，能够显著提升芯片设计效率、优化设计成本，尤其在超大规模高性能SoC、CPU、GPU等核心芯片开发中提供可靠保障。
日观芯设提出“眼、脑、手”协同架构，打破传统设计瓶颈：
“眼”——Rigor签核软件整合RigorTime（STA静态时序分析）、RigorCons（SDC时序约束管理）、RigorEMIR（电源完整性分析）、RigorDRC（物理验证）等核心工具，以大容量处理能力与增量式分析技术，深度解析芯片PPA关键指标；
“脑”——RigorLLM智能体基于本地部署的大语言模型，融合RAG与SFT技术，可精准理解工程师的自然语言指令，自动解析数据与日志，沉淀专家知识并提供可落地的技术建议，具备持续学习能力；
“手”——RigorFlow流程控制管理衔接需求与决策，实现脚本修改、工具调参、批量跑片等自动化执行，支持客制化流程定制与二次开发，实时反馈流程数据，助力设计全流程标准化与高效化。
该架构将六大核心产品有机协同，使芯片设计更精准、收敛更快速，进一步彰显了日观芯设在EDA技术突破与产业落地中的硬核实力。
今年3月，日观芯设正式发布AI驱动芯片设计系统RigorAI，通过融合大模型技术、智能体系统与自动化工作流，构建新一代AI驱动的芯片设计平台。该系统由工作流平台（Workflow）、智能体和知识库平台（Agent）、芯片数据平台（Database）三部分组成，显著提升设计效率与工程生产力，推动国产EDA从工具自主向智能赋能进阶。
展会现场，日观芯设展台交流火热，众多行业专家、产业链从业者、芯片设计企业技术团队纷纷驻足，并围绕国产EDA技术突破、芯片设计效率优化、AI赋能芯片研发等核心话题展开深入交流，日观芯设专业的技术团队讲解产品优势、拆解技术架构、分享落地案例，全方位展现国产EDA技术的创新实力与落地能力。
此次亮相2026集微半导体大会，日观芯设向业界全方位展示了其在数字芯片后端设计签核全流程EDA领域的技术突破、自主可控的一站式解决方案及AI驱动的创新平台，与产业链伙伴一道，共同推动国产EDA软件的高质量发展与智能化升级。
