2026 IICIE国际集成电路创新博览会期间，一场聚焦“EDA与IP电子设计”的论坛成为焦点。楷登电子资深技术支持总监王辉、北京华大九天科技股份有限公司高级总监余涵、杭州广立微电子股份有限公司技术市场总监张克非、深圳鸿芯微纳技术有限公司3DIC产品经理张雪垠、成都派兹互连电子技术有限公司技术总监蒲东先后登台，从企业自身实践出发，深度分享了对于EDA行业发展趋势、自研创新等方面的看法。
Cadence：先进封装已进入“封装即系统”时代
王辉梳理了先进封装的角色变迁。他指出，过去的封装更多被视为“必要的麻烦”，任务是保护芯片、转接IO；如今，多芯粒（multi-chiplet）方案让封装成为延续摩尔定律、实现“More than Moore”价值的核心载体。TSV、WLP、3D堆叠等技术 explosion 带来丰富选项的同时，也把性能瓶颈从晶圆内部推向 die-level 的组装与互连。
在王辉看来，3DIC架构与2D/2.5D/3D先进封装并非替代关系，而是互补。混合键合（Hybrid Bonding）凭借≤10 µm的间距、更低的电阻与寄生电感，在高带宽、低功耗场景优势显著；而基于微凸点的传统互连在成本和成熟度上仍有空间。他同时强调，封装尺寸越来越大、密度越来越高，必须将信号完整性、电源完整性、热、机械翘曲等多物理场分析“左移”到设计早期，而不是等 layout 完成后再做 signoff。
华大九天：资本与自研双轮驱动国产数字全流程
余涵在演讲中系统阐述了国产数字EDA全流程的发展路径。他强调“没有EDA，就没有IC”，EDA虽是超130亿美元的小市场，却支撑着近万亿美元的集成电路产业和数十万亿美元的数字经济。
余涵介绍，国内EDA企业已超100家、覆盖60多款工具，华大九天商品化发布产品约55款，占据全流程90%以上。公司拥有约1800名员工，研发人员占比约75%，硕博占比约72%，研发投入占营收约68%，累计获得410项授权发明专利，多款工具通过ISO 26262 TCL3和IEC 61508 T2国际认证，支持ASIL D级别汽车芯片设计。在数字全流程方面，余涵逐一介绍了HimaSim高性能仿真引擎、HimaSyn逻辑综合、HimaTime静态时序分析及参股企业的布局布线工具，并展示了与浙江创芯中心等联合打造的国内首套数字、模拟55nm全流程国产EDA教学系统，已推广至数十家商业客户和超3000名高校师生。
广立微：把先进工艺“不确定性”变成可量产能力
张克非聚焦“助力先进工艺节点芯片高效量产的EDA和IP方案”。他指出，高端工艺节点下，PPA与功能裕量容易失控，设计结果与硅片不一致、可制造性与寄生风险上升、良率爬坡不稳定，成为fabless公司最常见的痛点。广立微的定位是帮助客户提升 COT（Customer Owned Tooling）能力，把工艺评估、良率提升和运行监控三件事贯通。
演讲中，张克非详细介绍了基于 Testkey IP 的工艺评估方案：通过 RO、TRSC、Cap mismatch、SRAM bitcell 等可寻址 IP，在划片槽或芯片内部监测标准单元、模拟关键电路、晶体管 mismatch 和后段 RC，验证 spice model 与 timing library 的准确性，实现 silicon-to-spice 的闭环。他特别提到，先进工艺中 RC delay 在路径延迟中的占比已超过晶体管 delay，后段电容的精确测量变得至关重要。
在量产环节，广立微的 DFM 工具 ML-LAD 基于深度学习预测全芯片光刻热点，无需集成 OPC 模型即可在精度相当的前提下把运行速度提升约20倍；LayoutVision 大数据平台则把 WAT、缺陷、良率、DFT 诊断等数据打通；Device Characterizer 与 PVT Sensor 让芯片在 CP/FT 阶段甚至运行阶段持续“体检”。张克非总结说，广立微希望成为设计公司与晶圆厂之间的 COT 合作伙伴，把新工艺的不确定性转化为可量产的确定性。
鸿芯微纳：做完整的国产3DIC数字设计平台
张雪垠带来了鸿芯微纳的 Komponist 3DIC 设计平台。她介绍，该平台面向3DIC全流程，涵盖系统规划、Partition Hier Design、Fantaisie 布局布线、Thermal Analysis、HexVes/Power 功耗分析、ChimeTime STA 等模块，目标是从 RTL 到 GDS 支撑3D芯片设计。
张雪垠强调，3DIC 设计的难点不只是多一层堆叠，而是“系统级、多 fabric、多 die”的协同。Komponist 的 Seamless Cockpit 试图用一个统一数据库把系统规划、多 die layout、先进封装布局串联起来，实现 die-level 与系统级变更的双向同步；同时支持 3Dblox 2.0 语言、背面设计（Backside Design）、2.5D interposer 自动布线、TSV 规划、IO 规划优化，以及 3D 时序调试器，帮助工程师在三维时钟树和关键路径上定位问题。
演讲中还展示了几个案例：RISC-V Face-to-Back 三 die 堆叠、单片 CNTFET 3D 集成，以及基于 Cortex-A55/A75 的 Memory-on-Logic 设计。这些案例均强调，3D 集成不只是面积游戏，更要在时序、功耗、散热之间取得平衡。从路线图看，鸿芯微纳正推进 Hybrid Bonding 优化、3Dblox、原型设计、多物理场 API、3D 异构集成与 Multi-Die STA，逐步补齐平台能力。
成都派兹：打造“AI原生”的电子设计与制造系统
蒲东的演讲把视角从芯片设计拉回到更上游的电子系统。他提出的 ASED AI 电子系统，核心口号是“让 AI 有编制、让技能可继承、让产出可交付”。在他看来，当前通用大模型在电子行业屡屡碰壁，不是模型不够聪明，而是缺少垂直语料、可调用技能、可评审的产出和可沉淀的数据资产。
蒲东提出了 AI 从“工具”变成“同事”的四个条件：有职责边界、有可交付产出、可被评审、能够复用与沉淀。
在具体 workflow 上，ASED 覆盖了从器件手册解析、智能建库、原理图模块复用、PCB 智能分区与布局、跟随布线，到 Gate 门控评审的完整链路。其中“技能商店”把个人经验变成企业可安装、可授权、可下架的 Skill；“资产台账”则把器件参数、设计规则、历史布局等转化为可检索的数据资产。蒲东展示的数据显示，AI 在面积评估、规则分组、PCB 识别等任务上的准确率普遍超过95%，分组速度实测提升100倍。
