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集微咨询:集成电路封装的EDA玩家们

来源:爱集微

#EDA#

13天前

本文作者:YMIJW

半导体封装行业蓄势待发,在未来的电子产品设计制造中将发挥更大、更重要的作用, 先进封装技术则扮演着重要角色。先进封装是各种不同封装技术的总称,包括 2.5D、3D-IC、扇出晶圆级封装(Info)和系统级封装(SiP)等。集成电路封装的EDA工具主要包括面向芯片封装环节的设计、仿真、验证SI/PI(信号完整性/电源完整性)、热和电磁干扰分析等工具。

图源:Cadence

市场需求、后摩尔时代的演进、成本等因素推动了先进封装的发展。智能手机超薄的设计,带来了集成扇出封装的需求;人工智能的发展,带来了大量的算力需求,也提出了对各种各样新技术和新工艺的需求,如HBM、DDR5、GDDR6、112G Serdes等,使得先进封装技术迎来巨大发展空间。摩尔定律自1965年提出至今已有56年,随着芯片工艺走向7纳米、5纳米、3纳米甚至更超前,正朝着物理极限逼近,先进封装的驱动力与摩尔定律直接相关,成本需求促使先进封装发展。随着技术规模的缩小和使用高级节点,设计成本呈指数增长,如下图所示:

多芯片(芯粒)封装集成的系统性能、功耗和面积/体积 (PPA/V) 特性与具有分立部件的板级设计相比得到了极大改善。

今天的SiP

SiP是System in Package 系统级封装的简称,是基于SoC所发展出来的一种封装技术, 正成为当前电子技术发展的热点。SiP是将多个具有不同功能的有源电子器件和无源元件,MEMS或者光学器件等组装成为可提供多种功能的单一封装。其也可混合各种组件,如CPU、逻辑、模拟和存储器等,以减少系统实现的物理尺寸,  亦即在一个封装内不仅可组装多个芯片,还可将包含上述不同类型的器件和芯片叠加在一起,构成更为复杂的完整系统。SiP 的主要技术优势体现在小型化、低功耗、高性能等方面。

图 40nm 与 28nm 芯片、14nm 和 40nm 芯片以及其他元件并排放置,所有这些都在一个单一封装中。

SiP广泛应用于无线通讯、汽车电子、医疗电子、计算机、智能穿戴产品中,具体包括智能手机、蓝牙模块、802.11模块、MEMS等。芯片堆叠、封装堆叠、基板堆叠以及硅通孔技术(TSV)是实现系统级封装的主要形式 。 相对于SoC,SiP 优势体现在缩短设计周期、降低成本等方面。 举例来说,射频IC和数字IC往往采用不同的制造工艺,而采用SiP可将不同工艺下的射频、模拟电路和高速数字电路IC集成在同一封装内。SiP也面临技术挑战,随着先进封装更加复杂化,IC工作频率和数据传输速率的提高、电源电压的降低,以及几何尺寸与密度的减小,电源完整性 (PI) 和信号完整性 (SI) 等问题愈发严峻。裸芯片和封装的堆叠、更大规模的管脚数以及更严格的电气性能约束,使SiP封装的物理设计过程变得更加复杂。

先进 IC 封装的主要趋势和挑战

我们知道,基于Chiplet的系统级封装可以降低成本 ,通过异构集成作为 SoC 的替代方案,EDA Tool也需要重新规划以适应这一趋势。而硅通孔 (TSV) 和扇出晶圆级封装 (FOWLP) 技术的推出进一步加速了晶圆级封装设计的发展。

前道封装时代正在快速来临。 影响先进半导体封装技术主要有三大趋势,包括异构集成、新的硅制造技术以及生态系统,大型半导体代工厂都在提供他们的先进单芯片和多芯片封装解决方案,通常还提供组装设计套件 (ADK),而针对设计下一代异构集成 2.5D-IC 和 3D-IC 的设计工具与流程同样有挑战。

随着封装变得越来越复杂,EDA 解决方案必须涵盖设计、热、3D 求解和信号完整性,以确保所有功能正常运行。 EDA 公司引入了新的工具和功能以及流程来实现自动化先进封装,代工厂和 OSAT 都在改进流程,使其更具可预测性和成本更低。 围绕多芯片(芯粒)集成和先进封装的热潮正在推动 EDA 公司制定集成策略,以加快签核时间。针对芯片设计与制造的挑战, 如何构建设计、如何探索最佳选项和配置、如何分阶段进行实际设计过程,以及使用哪些工具进行规划、设计、实施和验证 ,EDA公司提供的产品和设计方法学也在不断向前发展,这中间既有EDA巨头,也有国内EDA新锐。

一、CADENCE

日前,Cadence发布业界首款应用于多个小芯片(multi-chiplet)设计和先进封装的完整3D-IC平台,将设计规划、物理实现和系统分析统一集成于单个管理界面中。

面向超大规模计算、消费电子、5G通信、移动和汽车应用,相比于传统的Die-by-Die设计实现方法, 开发人员利用Integrity 3D-IC平台可获得更高的生产效率,该平台提供系统规划功能,集成电热和静态时序分析以及物理验证流程,以实现更快更好的3D设计收敛。同时,3D exploration流程可以通过用户输入信息将2D设计网表直接生成多个3D堆叠场景,自动选择最优化的3D堆叠配置。 Integrity 3D-IC平台数据库支持所有的3D设计类型,帮助工程师在多个工艺节点上同步创建设计规划,并能与使用Cadence Allegro®封装技术的封装工程师团队和OSAT供应商无缝协作。 Integrity 3D-IC 具有无缝的设计实现和工具集成,与 Cadence Innovus™ Implementation System设计实现系统通过脚本直接集成,简单易用,通过3D裸片分区、优化和时序流程实现高容量数字设计。

图源: Cadence

封装技术向着3D进军的过程中,设计师面临着很多挑战。首先要进行Bump规划,即尝试找到芯片放置的最佳方案;其次,实现3D封装要解决数字部分和模拟部分之间的通讯和连接问题,这需要数字和模拟工程师紧密协作, 第三个挑战是系统级验证,这是一项需要调动更多设计部门参与的工作,比如跨芯片/Chiplet及封装的热分析和系统级裸片的连接验证;第四是STA的签核,3D封装设计里的STA的签核会有爆炸性的增加,2D时代的手工完成几乎不可能。

图源:www.chinaaet.com

Intgrity 3D-IC平台平台同时支持基于小芯片的PHY IP互联,实现面向延迟、带宽和功耗的PPA优化目标。 Intgrity 3D-IC平台支持与Virtuoso设计环境和Allegro技术的协同设计,通过与Quantus ExtractionSolution提取解决方案和Tempus Timing Signoff Solution时序签核解决方案提供集成化的IC签核提取和STA,同时还集成了Sigrity技术产品,Clarity 3D Transient Solver,及Celsius Thermal Solver热求解器,从而提供集成化的SI/PI、电磁干扰和热分析功能。

Cadence 自 1990 年以来一直处于芯片封装技术的领先地位,是先进封装设计的市场领导者 。针对下一代异构集成 2.5D-IC 和 3D-IC 设计的设计工具和流程挑战,包括布局工具、 顶层原理设计和管理 、针对多芯片(芯粒)IC 封装需要专门的测试和验证以及跨域电气和热建模分析等,Cadence提供了最先进的封装设计解决方案。

图源:www.chinaaet.com

Cadence 提供了三种版图工具可选--Allegro来自 PCB 背景,Virtuoso来自定制版图背景,还有自动布局布线数字设计的 Innovus。 Virtuoso系统设计平台帮助IC设计师实现在IC验证流程阶段及早考虑系统级布局寄生,并将封装/电路板级版图互联信息与IC版图寄生电学模型结合,从而节省验证时间。自动生成“考虑系统效应”的电路原理图后,设计师可以轻松打造用于最终电路级仿真的测试平台。 全新Virtuoso系统设计平台可实现流程自动化,大幅降低出错概率,并将IC和封装之间连接关系检查比对(LVS)的时间由数天缩短至数分钟。Virtuoso 真正成为一个跨平台的解决方案,将 Virtuoso 本身、Allegro、AWR AXIEM、EMX、CurvyCore(用于硅光子学)和 Sigrity 结合在一起,是业界首个提供系统级连接验证、自动布局寄生反馈回路和真正并发芯片/封装协同设计的多芯片(晶粒)(多 PDK)解决方案。

图源:Cadence

OrbitIO Interconnect Designer用于规划和管理复杂类型结构设计的系统连接,尤其是在有2.5D Interposer设计 和 3D-IC 封装的情况下。该工具在同一个设计界面中支持导入不同类型设计数据(如芯片、封装、电路板和中介层等)并整合在一起,创建设计连接和堆叠。它还支持与先进的  Allegro® Package Designer Plus、Innovus™ 和 Virtuoso® 平台对接,将设计规划从初始阶段延续到经过系统优化的单独设计流片。Allegro Package Designer Plus与Cadence OrbitIO™系统规划全集成,可提供完整的封装物理设计功能。OrbitIO Interconnect Designer还提供与Sigrity™,Clarity™ 和Celsius™分析技术的直接接口,提供集成的布局和分析流程,几乎支持所有先进的IC封装技术,例如复杂的引线键合,铜柱,FOWLP,2.5D,3D ,BGA和PoP。借助 OrbitIO,可在实现之前更好地限定设计定义,从而使系统成本、性能和产品交付更直观。 OrbitIO提供了跨平台的SiP模型,这些平台用于实现和分析数字芯片、AMS芯片和PCB。OrbitIO和每个平台之间的数据表示是双向的,即可直接与平台集成来交换数据。

Cadence® Allegro® Package Designer Plus能够实现约束驱动的设计校正的封装基板布局。它支持用于单芯片和多芯片BGA / LGA封装设计的完整的从前端到后端的物理实现流程,提供了一组针对特定封装特性的强大功能,例如动态库开发,连接生成/优化、多层引线键合、协同设计、管芯堆叠和TSV,嵌入式腔体、推式布线、报告和量产输出。该工具还提供与Cadence Sigrity™,Clarity™和Celsius™分析技术的直接接口,提供集成的布局和分析流程,几乎支持所有先进的IC封装技术,例如复杂的引线键合、铜柱、FOWLP、2.5/3D ,BGA和PoP。

Allegro Package Designer Plus 用户界面

Cadence 帮助台积电大范围成功部署集成扇出型 (InFO) 封装的技术和工具包括:Cadence® Physical Verification System (PVS)、Cadence 系统级封装 (SiP)、SiP 晶圆级芯片尺寸封装 (WLCSP) 选项、Sigrity™ 集成电路封装分析与 3D 建模、Voltus™ IC Power Integrity Solution

 Cadence SiP技术:Cadence  SiP 封装设计与系统设计工具, 提供从前端原理图到后端SiP封装的物理实现,无缝集成Cadence Innovus技术精细化芯片/封装的互连与 /混合信号模块设计,Cadence SiP解决方案无缝集成Cadence Innovus芯片/封装的互连、Cadence Virtuoso技术无缝集成,进行原理图驱动的模拟/混合信号模块设计,同时提供各种第三方的验证工具接口,是完整的封装设计解决方案 。

图源:Cadence

Cadence  SI/PI 分析点工具

Cadence 封装分析与评估工具基于 Sigrity 技术,可提供 IC 封装设计、分析和模型提取功能,并且可与Allegro® Package Designer Plus及其SiP Layout Option交换数据。基于 Sigrity 技术的 Cadence 兼顾电源影响的信号完整性 (SI) 工具, 针对 IC 封装提供精度达签核级的 SI 分析。要实现对频率大于 1GHz 的信号进行签核级精确SI分析 ,必须同时对信号以及提供电流返回路径的电源/接地网络进行分析。Cadence 兼顾电源影响的 SI 工具与 Allegro PCB 和 IC 封装物理设计工具无缝对接,构建出全面的兼顾电源影响的设计与 SI 分析解决方案。

在采用先进封装的前提下,要特别关注验证,因为先进封装的引入,线宽和线间距都变得非常小,因此模型提取和系统验证非常关键。Cadence正是看到在系统设计及系统仿真上的问题,提出了智能系统设计的概念,开发出一系列针对先讲封装的仿真及设计技术,例如Clarity全波电磁场仿真工具,传统工具面对先进封装需要几天到一周的时间去提取模型,而Clarity比传统的工具快6-10X。 先进封装不是一个孤立环节就能做到的,要跟产业链多个环节沟通交流,才能更好地满足应用需求。

图示:异构集成      图源:Cadence

Cadence封装设计方案被行业广泛采用。日月光集团(Advanced Semiconductor Engineering) ASE是全球半导体封装与测试制造服务的领导厂商。日月光半导体和 Cadence公司双方合作推出系统级封装(SiP) EDA解决方案,以应对设计和验证Fan-Out Chip-on-Substrate (FOCoS)技术多die封装的挑战。这套解决方案是由SiP-id™(系统级封装智能设计)的设计套件以及新方法所组成的平台 ─ SiP-id™是一功能增强的参考设计流程,包含Cadence提供的IC封装与验证工具;而新的平台则是将晶圆级、封装级、以及系统级的设计需求整合到一个统一、自动化的流程中。

TSMC和 Cadence 持续合作,2021 年 10 月 28 日  Cadence 宣布与 TSMC 合作,加速 3D-IC 多芯片设计创新。Cadence 3D-IC 解决方案支持全套的 TSMC 3D 硅堆叠和先进封装技术,包括集成扇出(Integrated Fan-Out,InFO)、晶圆级封装(Chip-on-Wafer-on-Substrate,CoWoS®)和集成芯片系统(System-on-Integrated-Chips,TSMC-SoIC™)。该 3D-IC 解决方案支持 Cadence 智能系统设计(Intelligent System Design™)战略帮助客户实现卓越的片上系统(SoC)设计。

Cadence® 3D-IC先进封装集成流程亦通过三星工艺认证,用于三星7LPP工艺的 MDI™(多芯片集成)封装流程。该参考流程由Cadence与三星Foundry紧密合作开发而成,为双方的客户提供面向3D多芯片封装设计的完整规划、实现和分析解决方案。

在“基于 CDS 电子封装工具(EPD)和 Cadence 芯片封装设计工具完成引线框架封装设计流程”一文中,ADI介绍了使用Cadence SiP设计流程完成封装设计的经验,如下图所示。

图源:CDS

长电科技位于中国、新加坡、韩国和美国的全球设计与仿真团队,致力于为全球客户提供先进的封装设计与仿真服务,确保客户拥有高质量、高性能、可靠和高性价比的封装设计,以满足市场需求。通过高集成度的晶圆级(WLP)、2.5D/3D、系统级(SiP)封装技术和高性能的倒装芯片和引线互联封装技术,长电科技的产品、服务和技术涵盖了主流集成电路系统应用,其设计工具采用了 Cadence SiP / APD。

图片来源:长电科技官网

日本富士通公司的设计仿真工具CAD/CAE, 选用的是Cadence Allegro Package Designer 用于封装基板和测试。

由王辉、黄冕、李君等编著的书籍《Cadence系统级封装设计--Allegro SiP\APD设计指南》,主要通过实例分析、实验验证,结合理论分析和Cadence EDA工具的应用,来说明系统级封装设计的整个过程,帮助读者快速进入电子设计领域 。

二、SIEMENS EDA

西门子EDA  有自己的封装设计分析解决方案 ,在先进封装上有多年积累。 西门子EDA与台积电合作,为台积电的先进技术提供设计工具认证。 近日在台积电 2021 开放创新平台®(OIP)生态系统论坛上,西门子数字化工业软件公布了一系列与台积电携手交付的新产品认证,双方在台积电 3D硅堆叠和先进封装技术系列——3DFabric™ 方面的合作达到了关键里程碑。 西门子对台积电的最新工艺支持承诺延伸至台积电的 3DFabric 技术。目前,西门子已成功满足台积电尖端 3DFabric 设计流程的设计要求,    Xpedition™ Package Designer(xPD)工具,支持使用自动避免和校正功能进行扇出型晶圆级封装(InFO)设计规则处理。此外,Calibre 3DSTACK、DRC 和 LVS 也获得了台积电最新的 3DFabric 技术(包括 InFO、CoWoS® 和 TSMC-SoIC™)的支持与认证。对于客户来说,这些通过 3DFabric 认证的西门子 EDA 工具将助其缩短设计和签核周期,并减少与人工干预相关的错误, 针对台积电 3D 硅堆叠架构,西门子开发可测试性设计(DFT)流程。

Siemens OSAT Alliance    图源:Siemens官网

2017年,西门子EDA 推出了新的 Xpedtion® 高密度高级封装 (HDAP) 流程,帮助客户加快IC和先进封装开发,流程包括 Xpedition Substrate Integrator、Xpedition Package Designer、HyperLynx® DRC 和 3D 信号完整性/电源完整性技术。与 Calibre® DRC/LVS 3DSTACK 平台结合使用时,IC 封装设计人员将实现技术更快、更可预测和更高质量的结果。西门子EDA还推出Siemens OSAT Alliance 联盟计划, 推动生态系统功能,以支持新型高密度高级封装 (HDAP) 技术,Amkor Technology 公司成为首个联盟成员。针对客户IC设计2.5/3D IC 和扇出晶圆级封装,西门子EDA 与 OSAT 合作为无晶圆厂(fabless)公司提供设计套件、认证工具和最佳实践方案,该联盟计划有助于在整个半导体生态系统和设计链中促进高密度先进封装技术的采用、实现和增长,使系统和无晶圆厂半导体公司能够顺畅地发开新兴的封装技术,加快将物联网(IoT)、汽车、5G 网络、人工智能(AI)以及其他快速增长的创新 IC 应用推向市场。

2020年12月, 西门子高密度先进封装(HDAP)解决方案通过三星FOUNDRY的MDI™(多芯集成)最新封装工艺认证,该方案针对三星的 MDI 技术进行了优化,能够实现高度先进的多芯片封装的快速原型制作、规划、设计和验证。通过构建完整的 MDI 封装组件以实现跨多个芯片的无缝集成,这是西门子数字孪生战略所设想的使用模型。此 MDI 数字孪生驱动一系列  HDAP 解决方案技术,包括 Xpedition™ Substrate Integrator 软件、Xpedition™ Package Designer 软件、HyperLynx™ SI 软件、HyperLynx™ DRC 软件和 Calibre® 3DSTACK 软件,以及 Siemens 的 Simcenter™ Flotherm™ 软件,双方的紧密合作可以为客户降低成本和缩短周期。

2021年2月 西门子EDA  与日月光(ASE)合作推出新的设计验证解决方案, 帮助双方共同客户更便捷地建立和评估多样复杂的 IC封装技术与高密度连接的设计,且能在执行物理设计之前和设计期间使用更具兼容性与稳定性的物理设计验证环境。新的高密度先进封装(HDAP)支持解决方案源于日月光参与的西门子半导体封装联盟 (Siemens OSAT Alliance)  。

图源:eenews embedded

作为 OSAT 联盟的一员,日月光的最新成果包括对封装设计套件(ADK)的开发,该套件可以帮助客户进行日月光扇出型封装(FOCoS)和2.5D中段制程(MEOL)的设计技术,并充分利用西门子高密度先进封装设计流程的优势。 日月光采用西门子Xpedition Substrate Integrator和Calibre 3DSTACK技术,并与当前日月光的设计流程相互集成,客户可以减少2.5D/3D IC和FOCoS的封装规划和验证周期,并解决整个晶圆封装中的任何物理验证问题。”

作为汽车半导体的领先供应商,意法半导体必须继续快速开发和提供领先的解决方案。封装设计作为系统创新的一部分,需要意法半导体后端制造技术研发部门掌握产品开发的关键驱动力。在汽车领域,封装设计人员需要探索新的方法并采用特定的协同设计流程进行 IC 封装连接性数据交换(如网表),该流程具有数据稳健性和灵活性。

图源:西门子官网

意法半导体后端制造技术研发团队采用西门子  Xpedition Substrate Integrator  进行设计,满足这些需求并支持高端汽车协同设计项目中的连接优化。xSI 允许异构封装的系统网表构建和管理、以多种格式聚合来自多个来源的数据,以及从单个环境中可视化和交互所有互连级别,xSI具备 IC 封装连接规划和优化的灵活性,并能与外部工具有效集成。

Xpedition 是一款专业的 SiP 设计工具,包括原理图设计、版图布线设 计、电学分析及热分析等模块,可以实现芯片堆叠、基板堆叠、复杂腔体结构设计。 基于 Xpedition (Expedition)的 SiP 的高级设 计指南技术书籍《SiP 系统级封装设计与仿真》 2012 年由电子工业出版社正式出版发行。

三、SYNOPSYS

近日Synopsys 宣布扩大与TSMC的战略技术合作,以提供更高水平的系统集成,满足高性能计算(HPC)应用中日益增加的关键性能、功耗和面积目标。双方客户可通过Synopsys的3DIC Compiler平台,高效访问基于台积电3DFabric™的设计方法,以显著推进大容量3D系统的设计。这些设计方法可在TSMC集成片上系统(TSMC-SoIC™)技术中提供3D芯片堆叠支持,并在集成扇出(InFO)和基底晶片芯片(CoWoS®)技术中提供2.5D/3D先进封装支持。这些先进方法融合了3DIC Compiler平台的高度集成多裸晶芯片设计,可支持解决 “探索到签核” 的全面挑战,从而推动在未来实现新一代超级融合3D系统,在统一封装中包含数千亿个晶体管, 满足开发者对性能、功耗和晶体管数量密度的要求。

Synopsys与TSMC拓展战略技术合作,提供全面的3D系统集成功能,支持在单一封装中集成数千亿个晶体管为下一代高性能计算设计提供3D系统集成解决方案, Synopsys的3DIC Compiler可实现无缝访问台积公司TSMC-3DFabricTM技术。

2020年4月,Synopsys推出业界首个加速多芯片系统设计和集成的统一平台3DIC Compiler,该平台以IC设计数据模型为基础,通过更加现代化的3DIC结构,实现了容量和性能的可扩展性。  该平台提供了一个集规划、架构探究、设计、实现、分析和签核于一体的环境。  Synopsys 通过3DIC Compiler为多裸晶片集成提供了统一的平台,为3D可视化、路径、探索、设计、实现、验证及签核提供了一体化的超高收敛性环境。3DIC Compiler建立在Synopsys Fusion Design Platform高度可扩展的通用数据模型之上,该平台在提高效率的同时,还可以扩展容量和性能,以支持实现数十亿个裸晶间互连。3DIC Compiler在提供全套自动化功能的同时,还具备电源完整性、注重优化散热和降噪,从而减少迭代次数。3DIC Compiler可以让用户切实体验到裸晶芯片在先进节点表现的巨大设计生产力优势。此外,Synopsys与Ansys达成合作,以 Ansys芯片封装协同仿真工具为3DIC Compiler提供内部设计支持,从而提供全面的信号和电源完整性分析。

图源:eenews embedded

2020年11月18日   Synopsys 宣布,其3DIC Compiler解决方案协助三星在一次封装中完成具有8个高带宽存储器(HBM)的复杂5纳米SoC的设计、实现和流片。借助3DIC Compiler平台,三星基于硅中介层技术的多裸晶芯片集成(MDI™)能够扩展用于高性能计算(HPC)的全新SoC设计的复杂性和容量。与3DIC Compiler的合作可提高三星的设计效率,将完成设计所需时间从数月缩短至数小时。

为应对HPC等加速发展市场中的关键设计挑战,先进封装变得越来越重要。HPC正在推动越来越多的HBM集成到封装中,以实现更高的带宽和更快的访问。每个HBM堆栈的集成都需要成千上万的额外die-to-die互连,这增加了封装中多裸晶SoC的设计复杂性,并且从早期探索到设计签核都需要进行大量的分析。

AI、5G、数据中心、大型网络系统应用越来越需要更高水平的集成、更高性能的计算和更多的内存访问,所有这些都推动了对先进封装的需求。 三星与 Synopsys的合作可为客户提供全面的协同设计和协同分析解决方案,采用三星多裸晶芯片集成技术进行设计,可确保高生产率并缩短生产时间。3DIC Compiler为设计自动化提供了一套全面的功能,包括凸块放置、高密度布线和屏蔽。

系统级封装 是新型系统级芯片 细分市场下不断发展的生态系统,尺寸和成本正在引领新的裸片到裸片用例,通盘考虑成本/复杂度与外形尺寸/密度的新封装技术 ,Synopsys DesignWare Die-to-Die IP方案可充分满足所有用例和封装类型的需要,即支持几乎所有的Chiplet封装,包括有机衬底,INFO, Interposer等。

四、ZUKEN

位于日本横滨的株式会社图研 [ZUKEN Inc.]成立于1976年,其电子设计解决方案涵盖了从构思设计到详细安装设计、制造设计的广泛领域,笔者曾于90年代应邀访问过Zuken总部,至今印象深刻。

Zuken提供最先进的电子设计环境,包括能够将LSI、封装、PCB等多种不同对象作为一个系统进行设计及验证的最新CR-8000系列,以及对于提高设计工作的效率而言必不可少的电气设计专用EDM DS-CR等, 其IC封装工具为Zuken  CR-8000  Design Force。

随着 IC 封装架构的发展,Zuken 的 Design Force 使设计人员能够在处理高引脚数、高密度设计以及与多种格式和流程接口的需求方面应对设计空间日益增长的复杂性。参数向导可用于定义和优化引脚映射。原生 3D 接口可用于处理各种封装架构,从而实现与芯片和 PCB 设计的无缝协同设计。 Design Force 独特的系统级功能使设计团队能够通过创建或重用设计数据,或通过近似模型,在设计过程的早期进行路径寻找和可行性研究。借助真正的协同设计平台,设计人员可以快速准确地探索真正的互连结构,执行并发信号和电源完整性分析,或连接一流工具。CR-8000 Design Force  IC 封装设计支持的封装架构包括:倒装芯片、引线键合、 层叠封装 (PoP) 、系统级封装 (SiP) 、高密度先进封装 (HDAP) 、扇入晶圆级封装/晶圆级芯片级封装 (WLCSP)、 扇出晶圆级封装 (FOWLP)。

图源:Zuken官网

东芝应用CR-8000 Design Force 进行 3D 芯片、封装、电路板协同设计,实现了产品面积的显着减小。东芝手机着一个实现的设计问题:他们技术被嵌入到客户中,当手机的下一个版本出现时,他们需要将电路板从 8mm x 8mm 缩小到 4.5mm x 6mm,并且他们不得不将模块厚度从 1.7 毫米缩小到 1.0 毫米,并且必须添加 RF 匹配以简化模块的采用。全面其目标是缩小尺寸和,提供射频匹配和功率稳定性,保持平稳下降最低。为了实现这些目标,东芝提出了具体设计目标,并使用Zuken的CR-8000设计力和Ansys分析工具来完成该项目。通过将芯片、封装和结合结合到3D设计结构中来进行协同设计能力研究,从而使板和模块尺寸。由于CR- 800 和分析工具之间的连贯系统设计问题的定位和修改很容易,简化了新模块的采用。

五、ANSYS公司

Ansys成立于1970年,全球总部位于美国宾夕法尼亚州匹兹堡南部 ,作为工程仿真领域的全球领导者,Ansys在众多产品制造以及工业创新中扮演着至关重要的角色。

Ansys CPS(Chip + Package + System)多物理场仿真方案,包含了Redhawk/HFSS等业界黄金工具,基于CPM/CSM/CTM等独有的芯片模型,通过协同仿真考察芯片与PKG/PCB之间的耦合影响,通过电、热、结构之间的多物理场耦合仿真使得仿真精度更高,帮助设计者优化从芯片至系统的SI/PI/热/结构可靠性等设计指标,此流程已经支持多家客户在先进工艺节点和大规模的2.5D/3D IC设计上成功流片。 Ansys CPS Platform提供了从芯片、封装、PCB、系统级的多物理层耦合的仿真平台,覆盖电磁、电热、应力多个学科。Ansys成熟的解决方案、成熟的工具配套,为2.5D/3D IC的产品设计提供了强有力的支撑。

Chip-on-Wafer-on-Substrate (CoWoS) 工艺(图片来源:wikichip)

Ansys解决方案解决方案包括:

Interposer参数提取和设计优化:Interposer作为2.5D/3D IC互联的载体,精确的互联参数提取是非常重要的一个环节,HFSS/SIwave可以提供多种求解器。

Interposer参数提取和设计优化流程

PI 分析:HFSS/SIwave可以对Interposer, Package, PCB等组成的系统进行DCIR, PDN, Noise等指标进行分析,结合Ansys Redhawk输出的高精度CPM电源模型,实现高精度的CPS分析。

Interposer/Package压降分析案例  图源:Ansys

SI 分析:HFSS/SIwave进行高速接口分析,结合CSM、CPM模型,对接口的SSN噪声、信号质量、眼图、抖动指标进行分析。

HBM SI分析

电热耦合分析:电热是2.5D/3D IC设计的重点,Icepak结合Ansys CTM模型,可以实现高精度的热可靠性分析,包括铜箔/焊球载流能力分析、2.5D/3D IC热分布热点分析、2.5D/3D IC高精度CPS电热耦合分、EM电迁移分析。

Ansys电热耦合分析解决方案

热应力分析:热应力会导致芯片局部可靠性问题,甚至开裂的风险,SIwave + Icepak + CTM + Mechanical提供高精度的2.5D/3D IC热解决方案。

焊球应力分析应用

2.5D/3D IC高性能先进封装的设计挑战,要求设计者的观念从对芯片、封装和电路板孤立分析的解决方案向更加系统化全面分析的CPS多物理场(Multi-physics)解决方案转变。站在整个CPS (Chip + Package+ System) 的完整链条上去考虑封装参数的设计和优化。

2021年10月27日, 台积电 与 Ansys  合作为使用台积电3DFabric™构建的多芯片设计开发综合全面的热分析解决方案,  该方案基于Ansys工具,用于仿真包含多个芯片的3D和2.5D电子系统的温度,这些芯片使用先进的台积电3DFabric技术紧密堆叠在一起。精细的热分析可防止这些系统因过热而失效,并提高其寿命可靠性。台积电与Ansys合作,将Icepak™作为台积电3DFabric技术的热分析基准。Ansys与台积电还合作运用Ansys RedHawk-SC Electrothermal™开发了一种高容量层次化热解决方案,以高保真结果分析完整的芯片-封装-系统。

图源:Ansys官网

Ansys Icepak是一款使用计算流体动力学(CFD)来仿真电子装配的气流、热流、温度和冷却的仿真软件产品。Ansys RedHawk-SC Electrothermal是一款用于求解2.5D/3D多芯片IC系统的多物理场电源完整性、信号完整性和热方程的仿真软件产品。Ansys RedHawk-SC是一款用于半导体设计的电源完整性和可靠性分析工具,经台积电认证,可对所有FinFET工艺节点(包括最新的4nm和3nm)进行签核。在10月26日举办的台积电2021开放创新平台®(OIP)生态系统论坛上,发表了一篇关于该解决方案的Ansys论文,题为《高级3DIC系统的综合分层热解决方案》。

台积电与Ansys的深化合作进一步扩展了Ansys RedHawk系列产品的应用,将RedHawk-SC™用于TSMC-SoIC™技术的电迁移和压降(EM/IR)签核。今年6月15日Ansys多物理场解决方案荣获台积电N3和N4工艺技术认证, Ansys® Redhawk-SC™ 和Ansys® Totem™电源完整性平台获得台积电行业领先的N3和N4工艺技术认证,  经台积电认证的Redhawk-SC和Totem将帮助客户加速设计迭代,  为先进应用提供先进电源完整性和电迁移签核解决方案。

2019年10月,ANSYS多物理场仿真解决方案凭借其多晶片集成先进封装技术获得了Samsung Foundry认证,该认证使双方客户能够在更小的尺寸内提高性能并降低功耗。ANSYS® Icepak®与ANSYS® RedHawk™系列产品的电源、信号和热完整性及可靠性分析解决方案均获得了Samsung Foundry的认证,该认证允许通过硅通孔、微凸点、高带宽存储器、高速接口和不同晶片对硅interposer进行详细建模,这对于准确仿真功率、信号和热完整性效应来说至关重要。

图源:Ansys官网

 2020年4月Ansys宣布,其 RaptorH™电磁(EM)仿真解决方案已通过三星Foundry的认证,该方案用于研发 SoC和 2.5D/3D集成电路。此次认证使得Ansys 能够帮助三星设计人员及三星Foundry客户在采用三星新的签核流程时更准确地分析并降低电磁效应带来的风险,从而大幅加速先进人工智能、高性能计算以及5G半导体设计的发展。三星的一系列高级纳米硅和2.5D/3D-IC技术需要一种验证电磁干扰的签核方法,避免其影响到复杂的多芯片装配体,设计师需要高容量电磁分析工具来准确建模超大型SoC和2.5D/3D装配体的信号完整性,这些装配体能以极高的数据速率处理信号 。将Ansys® HFSS™的高保真度高频电磁求解器与Ansys® RaptorX™的高速鲁棒性架构结合之后,RaptorH高度集成的分析解决方案有助于三星设计师对电磁现象建模,提高其2.5D/3D芯片装配体中的频率,同时确保寄生效应不会影响系统。这将推动这些新型封装技术更快地进入主流生产,并大幅降低风险。

2019 年 10 月 Ansys宣布, 日月光集团 (ASE)  利用 Ansys 定制工具包解决方案显着推进半导体封装开发,大幅改进了IC封装和开发流程。通过开发 Ansys 定制工具包 (ACT) 解决方案,工程师可以创建更准确的模型、增强结构可靠性并缩短设计时间,从而使客户能够比以往更快地收到产品。  ASE 的 Ansys ACT 扩展通过将复杂的手动分析转换为自动搜索过程来识别关键的可靠性问题,例如裂纹和界面分层,从而大大减少了人为错误。这使 ASE 工程师能够快速创建高精度模型、快速确定最佳解决方案、识别有问题的部件并将整体开发时间缩短 30%。日月光致力于为开发 IC 封装技术、加强设计和高良率制造构建完整的解决方案,ACT将为市场带来更多先进封装和系统级设计的机会,并加速客户产品的发布。

2020年6月,Ansys 多物理场仿真解决方案助力长江存储(YMTC)成功研发其 128 层 QLC 3D NAND 闪存 ,并在多家控制器厂商 SSD 等终端存储产品上通过验证。长江存储作为中国存储器解决方案领导者,专注于 3D NAND 闪存的设计与制造,此次合作通过采用 Ansys 专业的 3D 电磁场分析,Ansys Workbench 多物理场双向耦合等独特技术做支持,设计人员可在统一的平台下进行数据模型共享,完成SI 、PI、热和可靠性分析,确保产品符合高性能和高可靠性设计指标,加速其芯片封装研发及上市进程。由于存储单元密度更高,要实现 128 层的 3D 堆栈,这要求封装设计人员必须控制功率密度增加所导致的热 / 结构可靠性问题的同时,还要确保满足信号速率、电源稳定性等设计指标。长江存储通过利用 Ansys 多物理场仿真平台,帮助封装设计人员提前模拟了产品工作的实际工况并进行优化,成功实现了产品达到 1.6Gb/s 高速读写性能和 1.33Tb 高容量的设计指标,加速其芯片研发及上市进程。

六、CDS

CDS公司位于美国加州圣何塞,CDS 为半导体封装和 PCB/RF 设计提供完整的 2D/3D 电子设计自动化解决方案,CDS使用 CAD 设计软件内部设计的专门程序,用于复杂 BGA、引线框架重新设计、陶瓷混合/MCM、 HTCC、LTCC、RF/Microwave、Flex 等设计技术。

图源:CDS官网

2021 年 3 月,CDS 发布四个新的Windows版本的电子封装设计工具 (EPD) 套件,基于AutoCAD 平台和图形引擎二次开发而成, 为设计人员提供了强大的 解决方案。 EPD 套件将使设计人员可以选择拥有完整的PCB 设计解决方案,或者只专注于特定任务,例如键合线导出或 Gerber 或 GDS 文件的读出。

图源:CDS官网

适用于 Windows 的 EPD 专业套件 包含许多易于处理厚膜陶瓷设计的工具,例如增强型动态掩模生成器、面板生成、ODB++ 输出和键合线数据导出以支持焊线机。 CDS开发的这些设计工具,除了用于批量或分步去除腔体材料的冲切器数据、控制 Gerber、孔和冲孔数据以正确输出到制造之外,还有利于低温和高温共烧陶瓷设计。CADS还推出了一个独立的键合线导出器解决方案,该方案允许设计人员从一个简单的DWG文件开始,包含线、圆弧、折线等,用以表征从芯片到基板的键合线。键合线导出器将 “智能化” DWG,然后将文件输出到引线键合机。

在“基于 CDS 电子封装工具(EPD)和 Cadence 芯片封装设计工具完成引线框架封装设计流程”一文中,ADI介绍了使用EPD完成封装设计的经验,EPD解决方案使 ADI 从早期的设计探索、到物理实现到功能验证能更好地控制设计数据库。

图源:CDS官网

七、芯和半导体 

国产EDA新锐芯和半导体发力先进封装成绩显著。2021年芯和联合Synopsys发布了业界首款3DIC先进封装设计分析全流程EDA平台,该平台提供了从开发、设计、验证、信号完整性仿真、电源完整性仿真到最终签核的3DIC全流程解决方案,这是一个完全集成的单一操作环境, 极大地提高3DIC设计的迭代速度,并做到了全流程无盲区的设计分析自动化。通过首创“速度-平衡-精度”三种仿真模式,帮助工程师在3DIC设计的每一个阶段,根据自己的应用场景选择最佳的模式,以实现仿真速度和精度的权衡,更快地收敛到最佳方案,芯和3DIC先进封装设计分析全流程EDA平台能同时支持芯片间几十万根数据通道的互联,具备了在芯片-Interposer-封装整个系统级别的协同仿真分析能力。

图源:芯和半导体

从传统封装到先进封装, 无论是 “传统的QFN、BGA”到“晶圆级别封装”到“2.5D/3DIC 先进封装”,芯和半导体的解决方案都具备完善的仿真分析能力:

图源:芯和半导体

芯和半导体Hermes软件工具以其结合磁流的电磁场求解器为封装提供了领先的信号完整性解决方案,并实现封装与PCB协同仿真;Metis工具提供了快速封装模型提取,能够精确提取2.5D interposer上大规模的HBM通道和TSV模型,并实现芯片-interposer-封装的跨尺度协同仿真;

芯和半导体公司还拥有独立的芯片和封装设计团队,具备芯片与封装设计能力,团队专注于射频前端滤波器及模组的设计,其通过自主创新的滤波器和系统级封装设计平台为手机和物联网客户提供射频前端滤波器和模组,并于2019年被Yole评选为全球IPD滤波器领先供应商。该团队作为芯和EDA的内部客户,为EDA开发提供一线的需求和测试能力,确保发布的EDA工具具备行业领先水平。

结语:

进入后摩尔时代,电子设计面临更多挑战。 IC设计师利用系统级封装SiP创建异构集成架构,更需要迭代创新与高效的EDA设计分析仿真工具和流程以便跨工程领域跨职能进行规划、协同、实现和分析,并在EDA工具平台上提供完整一致的SiP标准化模型 ,以推动对系统级封装(SiP)芯片的技术创新,实现产品创新,推动电子产业发展。

致谢!感谢EDA封装设计及IC 设计制造同仁的指点和指正!(校对/李延)

参考信息:

www.cadence.com

www.synopsys.com

https://us.zuken.com/toshiba/

https://digital.zuken.com/rs/707-ZQM-176/images/DS-CR8000-DesignForce-AdvancedPackaging-EN.pdf

www.ansys.com

https://www.fujitsu.com/global/products/devices/pcbs/design/

https://www.jcetglobal.com/cn/site/FuwuInfo_2

https://www.cad-design.com

https://www.techsoft3d.com/resources/news-events/news/partner-news-cad-design-software-introduces-four-new-electronics-packaging/

http://www.chinaaet.com/

www.eda.sw.siemens.com/

责编: 爱集微

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