三星电子晶圆代工高层透露，最新2 纳米制程技术可将芯片尺寸缩小17%。
三星晶圆代工制程设计套件（PDK）研发团队副总裁Lee Sungjae在《Siemens EDA Forum 2024》的主题演说中指出，三星采用的最新“背面电轨”芯片制造技术，可让2纳米芯片的尺寸比传统前端（front-end）配电网络（PDN）技术缩小17%。
Sungjae指出，三星预定2027年量产2纳米芯片时采用BSPDN技术，该科技还可将效能、功率分别提升8%、15%。这是三星晶圆代工事业首度有高层向大众揭露BSPDN细节。
BSPDN被称为次世代晶圆代工技术，主要是将电轨置于硅晶圆背面，进而排除电与讯号线的瓶颈，进而缩小芯片尺寸。
相较之下，英特尔预计今年就会在相当于2纳米的Intel 20A制程采用BSPDN技术，该公司将之称为“PowerVia”。台积电则计划于2026年底左右，对1.6纳米以下制程导入BSPDN技术。
另一方面，Lee还公布次世代GAA制程的产品路线图及芯片效能。三星计划今年下半量产基于第二代“环绕式闸极”（gate-all-around，GAA）制程技术（SF3）的3纳米芯片，接下来的2纳米也会采用GAA制程。 Lee指出，跟第一代GAA制程相比，SF3可分别将芯片效能、功率提升30%、50%，芯片尺寸缩小35%。
