在近日召开的2026年VLSI（超大规模集成电路）国际研讨会上，英特尔代工对外更新了工艺路线图和未来技术创新方面的最新进展。其中，业界广泛关注的Intel 18A增强版——18A-P工艺已进入风险试产阶段。
据介绍，英特尔通过优化晶体管、互连架构，并结合工艺与设计协同优化，让18A-P在性能、功耗与设计灵活性上实现全面升级：与Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%，同时散热性能优化，设计灵活度进一步提高。新增Power Boost能效增强技术。这是Intel 18A-P的全新双接触、低电阻晶体管方案，可在不增加电容的情况下提升驱动电流，并实现更高的运行频率。通过材料和设计创新，热阻降低了20%-40%。利用几何和材料优化，过孔电阻（指芯片各层之间的垂直连接）降低了10%-30%。通过应变工程提升PMOS的迁移率，使电流更高效地通过晶体管。新增低功耗与高性能晶体管选项。在ULVT和LVT之间新增第五组Vt（逻辑阈值电压）选项，为芯片设计人员提供平衡速度与功耗的额外选择。Intel 18A-P与Intel 18A的设计规则完全兼容，可便捷复用现有IP和设计流程。延续 18A 工艺规格，提供 180 纳米、160 纳米两种单元高度，接触栅极间距（Contacted Poly Pitch）为50nm。
去年，英特尔在Intel 18A工艺中量产实现了环绕栅极晶体管（GAA）与背面供电技术（BSPD）。在本次VLSI国际研讨会上，英特尔进一步介绍了这两项技术如何为下一代逻辑芯片实现性能、能效提升与工艺微缩奠定基础。英特尔代工副总裁兼英特尔院士Eric Karl展示了英特尔如何量化背面供电和GAA晶体管的优势：这些技术与同类正面互连技术相比，可减少11%的布线面积，并将动态压降幅度缩小10倍，从而实现高达6%的频率提升或超过15%的动态功耗降低。英特尔代工硅片与平台工程团队的Manju Shamanna分享了基于GAA晶体管和背面供电技术制造的CPU核心的硅片测试结果。他的研究表明，这两项技术在较低电压下（约0.5V）可实现约30%的频率提升，同时减少了IR（内阻）压降，运行也更高效。
英特尔代工副总裁Chris Auth在媒体沟通会上表示，客户最看重的是可预测的时间表。也就是说，客户希望你能够说，“我将在这个日期交付这项技术，并达到这样的性能”，然后真的按时按质交付。这种信任不仅仅体现在技术层面，还包括产能，以及生态系统与工具等多个方面。
英特尔在去年披露Intel 18A-P工艺，并承诺今年交付，目前该工艺已处于风险试产阶段。作为一个行业术语，风险试产意味着，公司已对其已拥有足够的信心，开始先行启动生产，并预期这些芯片最终能够卖出。这是一个非常关键的里程碑，表明工艺状态非常良好，有信心开始量产爬坡。
在回答关于Intel18A/18A-P与2纳米工艺相比较的问题时，Chris Auth表示，外界常将面向高性能计算（HPC）的 18A 及 18A-P 与主打移动端（Mobile）的竞品进行直接对比，这显然不是一个层面上的对比。移动端芯片通常追求极小裸片面积和更矮的标准单元高度，因为它们对频率要求不高，更看重功耗，而功耗与面积强相关。然而，高性能计算需要大尺寸的晶体管和更宽的纳米带（Ribbon Widths），以驱动复杂的互连堆栈（Interconnect Stacks）。在这方面，英特尔极具竞争力——特别是我们拥有180nm和160nm两种标准单元高度。其中，160nm方案在与竞品的高性能计算产品对标时，极具竞争优势。
在2026年VLSI（超大规模集成电路）国际研讨会上，英特尔还展示了多项面向芯片技术持续微缩的前沿研发成果。一是在互补场效应晶体管（CFET）方面，展示了单片式CFET反相器，其NMOS与PMOS器件垂直堆叠，栅极间距为45nm。通过垂直器件架构，英特尔为在GAA晶体管之后继续推进逻辑微缩开辟了新路径。二是面向电源管理的氮化镓+硅集成：展示了300mm晶圆上的单片集成技术，将氮化镓功率器件与硅基逻辑（包括一个约1,000个逻辑门的数字控制模块）集成在一起，使得高效、大规模的数字控制能够与高性能功率器件在同一工艺下协同工作，并降低系统复杂性。三是在减成法钌互连（Subtractive ruthenium interconnect）工艺方面，展示了采用空气间隙集成的减成法钌互连技术，与铜互连相比，电容降低高达约35%，且频率提升显著，为随着互连尺寸持续缩小而改善电阻电容指标提供了一条可行路径。
